고속 멀티 채널 애플리케이션에는 최적의 시스템 SNR, SFDR 및 ENOB를 달성하기 위해 정밀한 채널 간 스큐 조정이 가능한 저잡음 및 확장형 클로킹 솔루션이 필요합니다. 이 레퍼런스 설계는 데이지 체인 구성에서 JESD204B 동기화 클록을 확장하는 것을 지원합니다. 이 설계는 TI의 LMK04828 클록 지터 클리너와 VCO가 통합된 LMX2594 광대역 PLL을 사용하는 멀티 채널 JESD204B 클록을 제공하여 10ps 미만의 클록 간 스큐를 달성합니다. 이 설계는 3GSPS에서 TI의 ADC12DJ3200 EVM으로 테스트되었으며 향상된 SNR 성능으로 50ps 미만의 채널 간 스큐를 달성합니다. 모든 주요 설계 이론이 설명되어 사용자의 부품 선택 프로세스 및 설계 최적화를 지원합니다. 마지막으로 회로도, 보드 레이아웃, 하드웨어 테스트 및 결과도 제공됩니다.
완조립 보드는 테스팅과 성능 검증을 위해서만 개발되었으며 판매를 위한 것이 아닙니다.
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설계 구성요소, 참조 지정자 및 제조업체/부품 번호의 전체 목록
설계 구성요소, 참조 지정자 및 제조업체/부품 번호의 전체 목록
TI 제품을 설계 및 잠재적 대안에 포함합니다.
| 유형 | 직함 | 최신 영어 버전 다운로드 | 날짜 | ||
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| * | 설계 가이드 | High-Channel-Count JESD204B Daisy-Chain Clock Reference Design for RADAR and 5G | 2017. 11. 28 | ||
| 기술 문서 | Step-by-step considerations for designing wide-bandwidth multichannel systems | PDF | HTML | 2019. 6. 4 |