고속 멀티 채널 애플리케이션에는 최적의 시스템 SNR, SFDR 및 ENOB를 달성하기 위해 채널 간 스큐를 관리할 수 있는 정밀한 클로킹 솔루션이 필요합니다. 이 레퍼런스 설계는 VCO가 통합된 TI의 LMX2594 광대역 PLL을 활용하여 JESD204B 인터페이스를 위한 10MHz~15GHz 클록과 SYSREF를 생성하여 별도의 보드에서 두 개의 고속 채널을 지원할 수 있습니다. 10KHz 오프셋 위상 잡음은 15GHz 클록 주파수의 경우 -104dBc/Hz 미만입니다. TI의 ADC12DJ3200 고속 컨버터 EVM을 사용하여 10ps 미만의 보드 간 클록 스큐를 달성하고, 5.25GHz 입력 신호에서 49.6dB의 SNR을 달성합니다. 모든 주요 설계 이론이 설명되어 있으며 사용자의 부품 선택 프로세스 및 설계 최적화를 지원합니다. 마지막으로 회로도, 보드 레이아웃, 하드웨어 테스트 및 결과도 제공됩니다.
완조립 보드는 테스팅과 성능 검증을 위해서만 개발되었으며 판매를 위한 것이 아닙니다.
바로 사용 가능한 시스템 파일을 다운로드하여 설계 프로세스에 속도를 높여 보십시오.
설계 구성요소, 참조 지정자 및 제조업체/부품 번호의 전체 목록
설계 구성요소, 참조 지정자 및 제조업체/부품 번호의 전체 목록
TI 제품을 설계 및 잠재적 대안에 포함합니다.
| 유형 | 직함 | 최신 영어 버전 다운로드 | 날짜 | ||
|---|---|---|---|---|---|
| * | 설계 가이드 | Multichannel JESD204B 15-GHz Clocking Reference Design (Rev. A) | 2017. 6. 14 | ||
| 기술 문서 | Step-by-step considerations for designing wide-bandwidth multichannel systems | PDF | HTML | 2019. 6. 4 | ||
| 기술 문서 | Preparing for 5G applications: sync your multichannel JESD204B data acquisition sy | PDF | HTML | 2017. 8. 28 |