KOKA004B january   2018  – july 2021 LF347 , LF353 , LM348 , MC1458 , TL022 , TL061 , TL062 , TL071 , TL072 , UA741

 

  1.   연산 증폭기 사양에 대한 이해
  2. 1머리말
    1. 1.1 증폭기의 기본 원리
    2. 1.2 이상적인 연산 증폭기 모델
  3. 2비반전 증폭기
    1. 2.1 폐쇄 루프 개념과 간소화
  4. 3반전 증폭기
    1. 3.1 폐쇄 루프 개념과 간소화
  5. 4연산 증폭기 회로 개략도
    1. 4.1 입력 스테이지
    2. 4.2 이차 스테이지
    3. 4.3 출력 스테이지
  6. 5연산 증폭기 사양
    1. 5.1  절대 최대 정격과 권장 동작 조건
    2. 5.2  입력 오프셋 전압
    3. 5.3  입력 전류
    4. 5.4  입력 공통 모드 전압 범위
    5. 5.5  차동 입력 전압 범위
    6. 5.6  최대 출력 전압 스윙
    7. 5.7  대신호 차동 전압 증폭
    8. 5.8  입력 기생 성분
      1. 5.8.1 입력 커패시턴스
      2. 5.8.2 입력 저항
    9. 5.9  출력 임피던스
    10. 5.10 공통 모드 제거비
    11. 5.11 전원 전압 제거비
    12. 5.12 전원 전류
    13. 5.13 단위 이득일 때 slew rate
    14. 5.14 등가 입력 잡음
    15. 5.15 총 고조파 왜곡 + 잡음
    16. 5.16 단위 이득 대역폭과 위상 마진
    17. 5.17 안정화 시간
  7. 6참고 문헌
  8. 7연산 증폭기 용어
  9. 8개정 내역

5.8 입력 기생 성분

양쪽 입력 모두 연관된 기생 임피던스가 있습니다. 그림 5-6의 모델은 각 입력 단자와 접지 사이에 그리고 두 단자 사이에 저항과 커패시턴스를 보여줍니다. 기생 인덕턴스도 있을 수 있는데, 낮은 주파수로 무시할 만합니다.

소스 임피던스가 높으면 입력 임피던스가 설계 문제가 될 수 있습니다. 입력은 소스를 로드합니다.

입력 커패시턴스가 피드백 경로로 과도한 위상 편이를 일으킬 수 있습니다. 그러면 위상 마진을 깎아먹고 높은 값의 피드백 저항을 사용할 때 문제가 될 수 있습니다.

GUID-0BFAAF98-C7D6-42C6-8294-7A8DBC790822-low.gif그림 5-6 입력 기생 성분