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SN74LVC2G53

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1-kanaliger Universal-Analogschalter, 5 V, 2:1 (SPDT), erhältlich im NanoFree™-Gehäuse)

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SN74LVC2G53

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Produktdetails

Configuration 2:1 SPDT Number of channels 1 Power supply voltage - single (V) 1.8, 2.5, 3.3, 5 Protocols Analog Ron (typ) (Ω) 6.5 CON (typ) (pF) 19.5 ON-state leakage current (max) (µA) 1 Supply current (typ) (µA) 1 Bandwidth (MHz) 300 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (mA) 50 Rating Catalog Drain supply voltage (max) (V) 5.5 Supply voltage (max) (V) 5.5
Configuration 2:1 SPDT Number of channels 1 Power supply voltage - single (V) 1.8, 2.5, 3.3, 5 Protocols Analog Ron (typ) (Ω) 6.5 CON (typ) (pF) 19.5 ON-state leakage current (max) (µA) 1 Supply current (typ) (µA) 1 Bandwidth (MHz) 300 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (mA) 50 Rating Catalog Drain supply voltage (max) (V) 5.5 Supply voltage (max) (V) 5.5
DSBGA (YZP) 8 2.8125 mm² 2.25 x 1.25 SSOP (DCT) 8 11.8 mm² 2.95 x 4 VSSOP (DCU) 8 6.2 mm² 2 x 3.1
  • Available in the Texas Instruments
    NanoFree™ Package
  • 1.65-V to 5.5-V VCC Operation
  • High On-Off Output Voltage Ratio
  • High Degree of Linearity
  • High Speed, Typically 0.5 ns (VCC = 3 V,
    CL = 50 pF)
  • Low ON-State Resistance, Typically 6.5 Ω
    (VCC = 4.5 V)
  • Latch-Up Performance Exceeds 100 mA Per
    JESD 78, Class II
  • Available in the Texas Instruments
    NanoFree™ Package
  • 1.65-V to 5.5-V VCC Operation
  • High On-Off Output Voltage Ratio
  • High Degree of Linearity
  • High Speed, Typically 0.5 ns (VCC = 3 V,
    CL = 50 pF)
  • Low ON-State Resistance, Typically 6.5 Ω
    (VCC = 4.5 V)
  • Latch-Up Performance Exceeds 100 mA Per
    JESD 78, Class II

This single 2:1 analog multiplexer/demultiplexer is designed for 1.65-V to 5.5-V VCC operation.

The SN74LVC2G53 device can handle both analog and digital signals. This device permits signals with amplitudes of up to 5.5 V (peak) to be transmitted in either direction.

NanoFree package technology is a major breakthrough in IC packaging concepts, using the die as the package.

Applications include signal gating, chopping, modulation or demodulation (modem), and signal multiplexing for analog-to-digital and digital-to-analog conversion systems.

This single 2:1 analog multiplexer/demultiplexer is designed for 1.65-V to 5.5-V VCC operation.

The SN74LVC2G53 device can handle both analog and digital signals. This device permits signals with amplitudes of up to 5.5 V (peak) to be transmitted in either direction.

NanoFree package technology is a major breakthrough in IC packaging concepts, using the die as the package.

Applications include signal gating, chopping, modulation or demodulation (modem), and signal multiplexing for analog-to-digital and digital-to-analog conversion systems.
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Technische Dokumentation

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Typ Titel Datum
* Data sheet SN74LVC2G53 Single-Pole Double-Throw (SPDT) Analog Switch 2:1 Analog Multiplexer/Demultiplexer datasheet (Rev. Q) PDF | HTML 10 Jan 2019
Application note Selecting the Correct Texas Instruments Signal Switch (Rev. E) PDF | HTML 02 Jun 2022
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Application note Implications of Slow or Floating CMOS Inputs (Rev. E) 26 Jul 2021
Selection guide Little Logic Guide 2018 (Rev. G) 06 Jul 2018
Selection guide Logic Guide (Rev. AB) 12 Jun 2017
Application note How to Select Little Logic (Rev. A) 26 Jul 2016
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User guide LOGIC Pocket Data Book (Rev. B) 16 Jan 2007
Product overview Design Summary for WCSP Little Logic (Rev. B) 04 Nov 2004
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Application note Selecting the Right Level Translation Solution (Rev. A) 22 Jun 2004
User guide Signal Switch Data Book (Rev. A) 14 Nov 2003
Application note Use of the CMOS Unbuffered Inverter in Oscillator Circuits 06 Nov 2003
More literature SN74LVC1G3157 and SNS74LVC2G53 SPDT Analog Switches 12 Jun 2003
User guide LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 18 Dez 2002
Application note Texas Instruments Little Logic Application Report 01 Nov 2002
Application note TI IBIS File Creation, Validation, and Distribution Processes 29 Aug 2002
More literature Standard Linear & Logic for PCs, Servers & Motherboards 13 Jun 2002
Application note 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 22 Mai 2002
Application note Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 10 Mai 2002
More literature STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 27 Mär 2002
Application note Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 01 Dez 1997
Application note Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 01 Aug 1997
Application note CMOS Power Consumption and CPD Calculation (Rev. B) 01 Jun 1997
Application note LVC Characterization Information 01 Dez 1996
Application note Input and Output Characteristics of Digital Integrated Circuits 01 Okt 1996
Application note Live Insertion 01 Okt 1996
Design guide Low-Voltage Logic (LVC) Designer's Guide 01 Sep 1996
Application note Understanding Advanced Bus-Interface Products Design Guide 01 Mai 1996

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

DIP-ADAPTER-EVM — Evaluierungsmodul für DIP-Adapter

Schnelleres Entwickeln von Operationsverstärker-Prototypen und Testen derselben mit dem DIP-Adapter-EVM, welches eine schnelle, einfache und preiswerte Möglichkeit zum Verbinden mit kleinen, oberflächenmontierbaren ICs über eine Schnittstelle bietet. Sie können jeden unterstützten (...)

Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Evaluierungsplatine

TL16C750EEVM — TL16C750E 128-Byte FIFO Fractional Baudrate UART-Evaluierungsmodul

This EVM provides the user with the ability to evaluate the TL16C750E device and its features. The EVM includes an onboard 3.3-V LDO as well as level translation for processors which operate at a higher voltage rail.
Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Schnittstellenadapter

LEADED-ADAPTER1 — Oberflächenmontierbarer DIP-Header-Adapter zur schnellen Prüfung der 5-, 8-, 10-, 16- und 24-poligen

The EVM-LEADED1 board allows for quick testing and bread boarding of TI's common leaded packages.  The board has footprints to convert TI's D, DBQ, DCT,DCU, DDF, DGS, DGV, and PW surface mount packages to 100mil DIP headers.     

Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Schnittstellenadapter

LEADLESS-ADAPTER1 — Oberflächenmontierbarer DIP-Header-Adapter zum Testen der 6-, 8-, 10-, 12-, 14-, 16- und 20-poligen

The EVM-LEADLESS1 board allows for quick testing and bread boarding of TI's common leadless packages.  The board has footprints to convert TI's DRC, DTP, DQE, RBW, RGY, RSE, RSV, RSW RTE, RTJ, RUK , RUC, RUG, RUM,RUT and YZP surface mount packages to 100mil DIP headers.
Benutzerhandbuch: PDF
Nicht verfügbar auf TI.com
Simulationsmodell

SN74LVC2G53 IBIS Model

SCEM481.ZIP (99 KB) - IBIS Model
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Referenzdesigns

TIDA-01022 — Referenzdesign für flexibles Mehrkanal-AFE mit 3,2 GSPS für DSOs, Radar und drahtlose 5G-Prüfgeräte

This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01023 — Referenzdesign zur JESD204B-Takt-Erzeugung mit hoher Kanalanzahl für RADAR- und 5G-Drahtlostester

High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01024 — Referenzdesign für JESD204B-Daisy-Chain-Taktgeber mit hoher Kanalanzahl für RADAR- und 5G-Wireless-T

High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
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Schaltplan: PDF
Referenzdesigns

TIDA-01027 — Referenzdesign für Stromversorgung mit geringem Rauschverhalten zur Maximierung der Leistung von 12,

This reference design demonstrates an efficient, low-noise five-rail power supply design for very high-speed Data Acquisition (DAQ) systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency-synchronized and phase-shifted in order to minimize input current ripple and (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-01028 — Referenzdesign für analoges Frontend mit 12,8 GSPS für Highspeed-Oszilloskope und Digitalisierer mit

This reference design provides a practical example of interleaved RF-sampling analog-to-digital converters (ADCs) to achieve a 12.8-GSPS sampling rate. This is done by time interleaving two RF-sampling ADCs. Interleaving requires a phase shift between the ADCs, which this reference design achieves (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-010128 — Skalierbares 20,8-GSPS-Referenzdesign für Digitalisierer mit 12 Bit

This reference design describes a 20.8 GSPS sampling system using RF sampling analog-to-digital converters (ADCs) in time interleaved configuration. Time interleaving method is a proven and traditional way of increasing sample rate, however, matching individual ADCs offset, gain and sampling time (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-010122 — Referenzdesign zur Synchronisierung von Datenwandler-DDC- und NCO-Funktionen für Mehrkanal-HF-System

Dieses Referenzdesign befasst sich mit den Herausforderungen im Zusammenhang mit dem Synchronisierungsdesign von aufkommenden 5G-adaptierten Anwendungen, wie z. B. mMIMO (Massive Multiple Input Multiple Output), Phase-Array-Radar und Kommunikationsnutzlast. Das typische HF-Frontend enthält eine (...)
Design guide: PDF
Schaltplan: PDF
Referenzdesigns

TIDA-010131 — Referenzdesign zur Taktung von Mehrkanal-HF-Transceivern für Radargeräte und drahtlose 5G-Tester

Analog front end for high-speed end equipments like phased-array radars, wireless communication testers, and electronic warfare require synchronized, multipletransceiver signal chains. Each transceiver signal chain includes high-speed, analog-to-digital converters (ADCs), digital-to-analog (...)
Design guide: PDF
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Gehäuse Pins Herunterladen
DSBGA (YZP) 8 Optionen anzeigen
SSOP (DCT) 8 Optionen anzeigen
VSSOP (DCU) 8 Optionen anzeigen
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Beinhaltete Information:
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