JAJSWJ0 May   2025 ADS9117 , ADS9118 , ADS9119

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  熱に関する情報
    4. 6.4  推奨動作条件
    5. 6.5  電気的特性
    6. 6.6  タイミング要件
    7. 6.7  スイッチング特性
    8. 6.8  タイミング図
    9. 6.9  代表的特性：すべてのデバイス
    10. 6.10 代表的特性：ADS9119
    11. 6.11 代表的特性：ADS9118
    12. 6.12 代表的特性：ADS9117
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
      2. 7.3.2 アナログ入力帯域幅
      3. 7.3.3 ADC の伝達関数
      4. 7.3.4 基準電圧
      5. 7.3.5 温度センサ
      6. 7.3.6 データの平均化
      7. 7.3.7 デジタル ダウン コンバータ
      8. 7.3.8 データ インターフェイス
        1. 7.3.8.1 データ フレーム幅
        2. 7.3.8.2 ADC 出力データ ランダマイザー
        3. 7.3.8.3 複数の ADC の同期
        4. 7.3.8.4 データ インターフェイスのテスト パターン
          1. 7.3.8.4.1 固定パターン
          2. 7.3.8.4.2 交互テスト パターン
          3. 7.3.8.4.3 デジタル ランプ
      9. 7.3.9 ADC サンプリング クロック入力
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
      2. 7.4.2 パワーダウン オプション
      3. 7.4.3 通常動作
      4. 7.4.4 初期化シーケンス
    5. 7.5 プログラミング
      1. 7.5.1 レジスタ書き込み
      2. 7.5.2 レジスタ読み出し
      3. 7.5.3 複数のデバイス：SPI 構成のデイジーチェーン トポロジ
        1. 7.5.3.1 デイジーチェーンでのレジスタ書き込み
        2. 7.5.3.2 デイジーチェーンでのレジスタ読み出し
  9. 8 レジスタ マップ
    1. 8.1 レジスタ バンク 0
    2. 8.2 レジスタ バンク 1
    3. 8.3 レジスタ バンク 2
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ≤20kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 ≤100kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 アプリケーション曲線
      3. 9.2.3 ≤1MHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.9 ADC サンプリング クロック入力

信号対雑音比の性能を最大限に高めるには、スルーレートの高い低ジッタの外部クロックを使用します。差動またはシングルエンドのクロック入力で ADS911x を動作させます。クロック振幅は ADC のアパーチャ ジッタに影響し、結果として SNR にも影響を与えます。最大限の信号対雑音比の性能を得るため、VDD_1V8 レベルと GND レベル間のスイングを最大化する高速スルーレートのクロック信号を提供します。

サンプリング クロックがフリーランニングの連続クロックであることを確認します。スイッチング特性 に示されているように、ADC はフリーランニング サンプリング クロックが印加された後で、有効な出力データ、データ クロック、フレーム クロック tPU_SMPL_CLK を生成します。サンプリング クロックが停止すると、ADC はパワーダウン状態になり、出力データ、データ クロック、フレーム クロックは無効になります。

図 7-11に、差動サンプリング クロック入力の図が示されています。この構成では、差動サンプリング クロック入力を SMPL_CLKP ピンおよび SMPL_CLKM ピンに接続します。図 7-12 に、シングルエンド サンプリング クロック入力の図が示されています。この構成では、シングルエンド サンプリング クロックを SMPL_CLKP に接続し、SMPL_CLKM を接地します。

ADS9117 ADS9118 ADS9119 AC 結合差動サンプリング クロック図 7-11 AC 結合差動サンプリング クロック
ADS9117 ADS9118 ADS9119 シングルエンド サンプリング クロック図 7-12 シングルエンド サンプリング クロック

図 6-6 は、アナログ入力のサンプリングの瞬間から、FCLK の立ち上がりエッジでマークされた対応するデータ MSB 出力までのレイテンシを示しています。データ出力レイテンシの式は出力データ フレームの幅に依存し、表 7-10 に示されています。

表 7-10 データ出力レイテンシ
デバイス 24 ビット データ フレーム 20 ビット データ フレーム
ADS9119 2 × tSMPL_CLK + tLAT 非対応
ADS9118 1.83 × tSMPL_CLK + tLAT 非対応
ADS9117 1.83 × tSMPL_CLK + tLAT 2 × tSMPL_CLK + tLAT
  1. tLAT については、スイッチング特性 を参照してください。