JAJSWJ0 May   2025 ADS9117 , ADS9118 , ADS9119

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  熱に関する情報
    4. 6.4  推奨動作条件
    5. 6.5  電気的特性
    6. 6.6  タイミング要件
    7. 6.7  スイッチング特性
    8. 6.8  タイミング図
    9. 6.9  代表的特性：すべてのデバイス
    10. 6.10 代表的特性：ADS9119
    11. 6.11 代表的特性：ADS9118
    12. 6.12 代表的特性：ADS9117
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
      2. 7.3.2 アナログ入力帯域幅
      3. 7.3.3 ADC の伝達関数
      4. 7.3.4 基準電圧
      5. 7.3.5 温度センサ
      6. 7.3.6 データの平均化
      7. 7.3.7 デジタル ダウン コンバータ
      8. 7.3.8 データ インターフェイス
        1. 7.3.8.1 データ フレーム幅
        2. 7.3.8.2 ADC 出力データ ランダマイザー
        3. 7.3.8.3 複数の ADC の同期
        4. 7.3.8.4 データ インターフェイスのテスト パターン
          1. 7.3.8.4.1 固定パターン
          2. 7.3.8.4.2 交互テスト パターン
          3. 7.3.8.4.3 デジタル ランプ
      9. 7.3.9 ADC サンプリング クロック入力
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
      2. 7.4.2 パワーダウン オプション
      3. 7.4.3 通常動作
      4. 7.4.4 初期化シーケンス
    5. 7.5 プログラミング
      1. 7.5.1 レジスタ書き込み
      2. 7.5.2 レジスタ読み出し
      3. 7.5.3 複数のデバイス：SPI 構成のデイジーチェーン トポロジ
        1. 7.5.3.1 デイジーチェーンでのレジスタ書き込み
        2. 7.5.3.2 デイジーチェーンでのレジスタ読み出し
  9. 8 レジスタ マップ
    1. 8.1 レジスタ バンク 0
    2. 8.2 レジスタ バンク 1
    3. 8.3 レジスタ バンク 2
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ≤20kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 ≤100kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 アプリケーション曲線
      3. 9.2.3 ≤1MHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.8 データ インターフェイス

ADS911x は、高速シリアル LVDS データ インターフェイスを備えており、シングルデータレート (SDR) およびダブルデータ レート (DDR) モードで、出力データフレーム幅を 20 ビットまたは 24 ビットに設定できます。

表 7-6 および 表 7-7 に説明されているように、他のレジスタ フィールドに書き込む前に INIT_1 レジスタ フィールドを構成します。

表 7-6 ADS9117 の出力データ インターフェイスのレジスタ マップ設定
データ フレーム幅 (ビット) データ レート INIT_1
0x04[3:0]		 DATA_LANES
0x12[2:0]		 DATA_RATE
0xC1[8]		 CLK1
0xC0[12]		 CLK2
0xC1[0]		 CLK3
0xC5[9]		 CLK4
0xC5[3:2]		 CLK5
0xFB[1]		 CLK6
0x1C[7:6]
20 SDR 0x000B 0 1 0 1 0 3 0 3
20 DDR 0x000B 0 0 0 1 0 3 0 3
24 SDR 0x0000 2 1 0 0 0 0 0 0
24 DDR 0x0000 2 0 0 0 0 0 0 0
表 7-7 ADS9119 と ADS9118 の出力データ インターフェイスのレジスタ マップ設定
データ フレーム幅 (ビット) データ レート INIT_1
0x04[3:0]		 DATA_LANES
0x12[2:0]		 DATA_RATE
0xC1[8]		 CLK1
0xC0[12]		 CLK2
0xC1[0]		 CLK3
0xC5[9]		 CLK4
0xC5[3:2]		 CLK5
0xFB[1]		 CLK6
0x1C[7:6]
20 SDR — 非対応
20 DDR — 非対応
24 SDR — 2 1 0 0 0 0 0 0
24 DDR — 2 0 0 0 0 0 0 0

ADS911x は、ADC サンプリング クロック SMPL_CLK の倍数であるデータ クロック DCLK を生成します。データ クロックの周波数は、データ フレームの幅とデータ レートによって異なります。データ フレーム幅は 20 ビットまたは 24 ビットで、データレートは SDR または DDR です。DCLK の速度を求めるには、以下の式を使用します。表 7-8 に、出力データ クロック周波数の可能な値が示されています。

式 4. D C L K   s p e e d =   D a t a   F r a m e   W i d t h   ( 24   b i t   o r   20   b i t ) D a t a   R a t e ( S D R = 1 ,   D D R = 2 )   × S M P L _ C L K
表 7-8 データ クロック (DCLK) 速度
データ フレーム幅 (ビット) データ レート
(1 = SDR、2 = DDR)		 SMPL_CLK 乗算器 DCLK (SMPL_CLK = 5MHz) DCLK (SMPL_CLK = 10MHz) DCLK (SMPL_CLK = 20MHz)
24 1 24 120MHz — —
2 12 60MHz 120MHz 240MHz
20 1 20 100MHz —(1) —(1)
2 10 50MHz —(1) —(1)
(1) ADS9119 または ADS9118 では、20 ビットのデータ フレーム幅はサポートされていません。