JAJSWJ0 May   2025 ADS9117 , ADS9118 , ADS9119

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  熱に関する情報
    4. 6.4  推奨動作条件
    5. 6.5  電気的特性
    6. 6.6  タイミング要件
    7. 6.7  スイッチング特性
    8. 6.8  タイミング図
    9. 6.9  代表的特性：すべてのデバイス
    10. 6.10 代表的特性：ADS9119
    11. 6.11 代表的特性：ADS9118
    12. 6.12 代表的特性：ADS9117
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
      2. 7.3.2 アナログ入力帯域幅
      3. 7.3.3 ADC の伝達関数
      4. 7.3.4 基準電圧
      5. 7.3.5 温度センサ
      6. 7.3.6 データの平均化
      7. 7.3.7 デジタル ダウン コンバータ
      8. 7.3.8 データ インターフェイス
        1. 7.3.8.1 データ フレーム幅
        2. 7.3.8.2 ADC 出力データ ランダマイザー
        3. 7.3.8.3 複数の ADC の同期
        4. 7.3.8.4 データ インターフェイスのテスト パターン
          1. 7.3.8.4.1 固定パターン
          2. 7.3.8.4.2 交互テスト パターン
          3. 7.3.8.4.3 デジタル ランプ
      9. 7.3.9 ADC サンプリング クロック入力
    4. 7.4 デバイスの機能モード
      1. 7.4.1 リセット
      2. 7.4.2 パワーダウン オプション
      3. 7.4.3 通常動作
      4. 7.4.4 初期化シーケンス
    5. 7.5 プログラミング
      1. 7.5.1 レジスタ書き込み
      2. 7.5.2 レジスタ読み出し
      3. 7.5.3 複数のデバイス：SPI 構成のデイジーチェーン トポロジ
        1. 7.5.3.1 デイジーチェーンでのレジスタ書き込み
        2. 7.5.3.2 デイジーチェーンでのレジスタ読み出し
  9. 8 レジスタ マップ
    1. 8.1 レジスタ バンク 0
    2. 8.2 レジスタ バンク 1
    3. 8.3 レジスタ バンク 2
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ≤20kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 ≤100kHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 アプリケーション曲線
      3. 9.2.3 ≤1MHz の入力信号帯域幅のデータ アクイジション (DAQ) 回路
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.2 レジスタ バンク 1

図 8-12 レジスタ バンク 1 マップ
追加 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0Dh 予約済み DATA_FORMAT 予約済み LAT_INC GE_CAL_EN1 OSR_EN OSR 予約済み
10h 予約済み HI_FREQ
12h 予約済み XOR_EN DATA_LANES
13h 予約済み RAMP_INC TP_MODE TP_EN 予約済み
14h TP0
15h TP1 TP0
16h TP1
1Ch 予約済み USER_BITS_ADC_A
33h 予約済み GE_CAL_EN3 予約済み GE_CAL_EN2 予約済み
34h 予約済み LAT_EN 予約済み
90h 予約済み TS_LD 予約済み
91h 予約済み TEMPERATURE_SENSOR
C0h 予約済み CLK1 OSR_INIT1 OSR_CLK 予約済み PD_CH
C1h 予約済み PD_REF 予約済み DATA_RATE 予約済み CLK2
C4h 予約済み OSR_INIT2 予約済み OSR_INIT3 PD_CHIP
C5h 予約済み HI_FREQ_EN 予約済み CLK3 予約済み RD_CLK 予約済み CLK4 予約済み
FBh 予約済み NCO_SYSREF XOR_MODE CLK5 MIXER_EN
FCh NCO_PHASE_COUNT[15:0]
FDh NCO_FREQUENCY[7:0] NCO_PHASE_COUNT[23:16]
FEh NCO_FREQUENCY[23:8]
表 8-2 レジスタ セクション / ブロック アクセス タイプ コード
アクセス タイプ 表記 説明
R R 読み出し
W W 書き込み
R/W R/W 読み出しまたは書き込み
リセットまたはデフォルト値
-n リセット後の値またはデフォルト値

レジスタ 0Dh (オフセット = Dh) [リセット = 2002h]

図 8-13 レジスタ 0Dh
15 14 13 12 11 10 9 8
予約済み DATA_FORMAT 予約済み LAT_INC
R/W-0h R/W-1h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
GE_CAL_EN1 OSR_EN OSR 予約済み
R/W-0h R/W-0h R/W-0h R/W-2h
図 8-14 レジスタ 0Dh のフィールドの説明
ビット フィールド タイプ リセット 説明
15-14 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
13 DATA_FORMAT R/W 1h ADC 変換結果のデータ フォーマットを選択します。
0：ストレート バイナリ形式
1：2 の補数形式
12-10 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
9-8 LAT_INC R/W 0h ADS9119 では、このフィールドを 11b に設定して INL 性能を最適化します。
7 GE_CAL_EN1 R/W 0h ゲイン誤差較正のグローバル制御。
0：ゲイン誤差の較正が無効化
1：ゲイン誤差の較正がイネーブル
6 OSR_EN R/W 0h データ平均化深度の制御。
0：データ平均化は無効化
1：データ平均化は有効化
5-2 OSR R/W 0h データ平均化を有効にするための制御。
0：2 サンプルを平均化
1：4 サンプルを平均化
2：8 サンプルを平均化
3：16 サンプルを平均化
1-0 予約済み R/W 2h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.1 レジスタ 10h (オフセット = 10h) [リセット = 0h]

図 8-15 レジスタ 10h
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
予約済み 予約済み
R/W-0h R/W-0h
図 8-16 レジスタ 10h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-1 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
0 HI_FREQ R/W 0h アナログ入力高速スルーレート制御
0：通常スルーレート。
1：高速スルーレート：高速アナログ入力制御は有効化。入力周波数 2MHz 未満に推奨されます。HI_FREQ_EN レジスタ ビットも参照してください。

8.2.2 レジスタ 12h (オフセット = 12h) [リセット = 2h]

図 8-17 レジスタ 12h
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
予約済み XOR_EN DATA_LANES
R/W-0h R/W-0h R/W-2h
図 8-18 レジスタ 12h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-4 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
3 XOR_EN R/W 0h ADC 変換結果で XOR 動作を有効にします。
0：XOR 動作は無効
1：ADC 変換結果は、デフォルトでは PRBS ビットでビット単位の XOR となります
2-0 DATA_LANES R/W 2h 出力データ レーンの数と出力レーンごとのデータ ビット数を選択します。
0：DOUT のデータ出力フレームごとに 20 ビット。
2：DOUT のデータ出力フレームごとに 24 ビット。

8.2.3 レジスタ 13h (オフセット = 13h) [リセット = 0h]

図 8-19 レジスタ 13h
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
RAMP_INC TP_MODE TP_EN 予約済み
R/W-0h R/W-0h R/W-0h R/W-0h
図 8-20 レジスタ 13h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-8 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
7-4 RAMP_INC R/W 0h ランプ パターン出力のインクリメント値。出力ランプは N+1 だけインクリメントします。ここで、N はこのレジスタに構成されている値です。
3-2 TP_MODE R/W 0h ADC のデジタル テスト パターンを選択します。
0: TP0 レジスタからの固定パターン
1：TP0 レジスタからの固定パターン
2：デジタル ランプ出力
3：TP0 および TP1 レジスタからの代替固定パターン出力
1 TP_EN R/W 0h ADC に対応するデータのデジタル テスト パターンを有効にします。
0：データ出力は ADC 変換結果です。
1：データ出力は ADC のデジタル テスト パターンです
0 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.4 レジスタ 14h (オフセット = 14h) [リセット = 0h]

図 8-21 レジスタ 14h
15 14 13 12 11 10 9 8
TP0[15:0]
R/W-0h
7 6 5 4 3 2 1 0
TP0[15:0]
R/W-0h
図 8-22 レジスタ 14h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-0 TP0[15:0] R/W 0h テスト パターン 0 の下位 16 ビット

8.2.5 レジスタ 15h (オフセット = 15h) [リセット = 0h]

図 8-23 レジスタ 15h
15 14 13 12 11 10 9 8
TP1[7:0]
R/W-0h
7 6 5 4 3 2 1 0
TP0[23:16]
R/W-0h
図 8-24 レジスタ 15h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-8 TP1[7:0] R/W 0h テスト パターン 1 の下位 8 ビット
7-0 TP0[23:16] R/W 0h テスト パターン 0 の上位 8 ビット

8.2.6 レジスタ 16h (オフセット = 16h) [リセット = 0h]

図 8-25 レジスタ 16h
15 14 13 12 11 10 9 8
TP1[23:8]
R/W-0h
7 6 5 4 3 2 1 0
TP1[23:8]
R/W-0h
図 8-26 レジスタ 16h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-0 TP1[23:8] R/W 0h テスト パターン 1 の上位 16 ビット

8.2.7 レジスタ 1Ch (オフセット = 1Ch) [リセット = 0h]

図 8-27 レジスタ 1Ch
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
USER_BITS
R/W-0h
図 8-28 レジスタ 1Ch のフィールドの説明
ビット フィールド タイプ リセット 説明
15-8 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
7-0 USER_BITS R/W 0h ADC 変換結果にユーザー定義ビットが追加されます。

8.2.8 レジスタ 33h (オフセット = 33h) [リセット = 0h]

図 8-29 レジスタ 33h
15 14 13 12 11 10 9 8
予約済み GE_CAL_EN3 予約済み
R/W-0h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
予約済み GE_CAL_EN2 予約済み
R/W-0h R/W-0h R/W-0h
図 8-30 レジスタ 33h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-14 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
13 GE_CAL_EN3 R/W 0h ゲイン誤差較正のグローバル制御。
0：すべてのチャネルでゲイン誤差の較正は無効化
1：すべてのチャネルでゲイン誤差の較正は有効化
12-7 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
6 GE_CAL_EN2 R/W 0h ゲイン誤差較正のグローバル制御。
0：すべてのチャネルでゲイン誤差の較正は無効化
1：すべてのチャネルでゲイン誤差の較正は有効化
5-0 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.9 レジスタ 34h (オフセット = 34h) [リセット = 0h]

図 8-31 レジスタ 34h
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
予約済み LAT_EN 予約済み
R/W-0h R/W-0h R/W-0h
図 8-32 レジスタ 34h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-5 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
4 LAT_EN R/W 0h ADS9119 では、このフィールドを 11b に設定して INL 性能を最適化します。
3-0 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.10 レジスタ 90h (オフセット = 90h) [リセット = 0h]

図 8-33 レジスタ 90h
15 14 13 12 11 10 9 8
予約済み TS_LD 予約済み
R/W-0h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
予約済み
R/W-0h
図 8-34 レジスタ 90h のフィールドの説明
ビット フィールド タイプ リセット 説明
15 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
14 TS_LD R/W 0h アドレス 0x91 の温度センサ出力をロードするトリガ。このビットによってデータ ロード動作がトリガされると、0 から 1 に遷移します。
13-0 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.11 レジスタ 91h (オフセット = 91h) [リセット = 00h]

図 8-35 レジスタ 91h
15 14 13 12 11 10 9 8
予約済み TEMPERATURE_SENSOR
R/W-0h R/W-0h
7 6 5 4 3 2 1 0
TEMPERATURE_SENSOR
R/W-0h
図 8-36 レジスタ 91h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-10 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
9-0 TEMPERATURE_SENSOR R/W 0h 10 ビットのアナログ温度センサ出力温度センサ セクションを参照してください。

8.2.12 レジスタ C0h (オフセット = C0h) [リセット = 0h]

図 8-37 レジスタ C0h
15 14 13 12 11 10 9 8
予約済み CLK1 OSR_INIT1 OSR_CLK
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
OSR_CLK 予約済み PD_CH
R/W-0h R/W-0h R/W-0h
図 8-38 レジスタ C0h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-13 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
12 CLK1 R/W 0h 出力データ レーンに基づいてクロック構成を選択します。
0：DATA_LANES = 0 または 2 の構成
1：非推奨
11-10 OSR_INIT1 R/W 0h データ平均化の初期化。
0：データ平均化を無効化する構成
1：データ平均化を有効化する構成
9-7 OSR_CLK R/W 0h データ平均化のデータ出力クロックの構成。詳細については、表 7-3 を参照してください。
6-2 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
1-0 PD_CH R/W 0h アナログ入力チャネルのパワーダウン制御。
0：通常動作
1：ADC パワーダウン
2：影響なし
3：ADC パワーダウン

8.2.13 レジスタ C1h (オフセット = C1h) [リセット = 0h]

図 8-39 レジスタ C1h
15 14 13 12 11 10 9 8
予約済み PD_REF 予約済み DATA_RATE
R/W-0h R/W-0h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
予約済み CLK2
R/W-0h R/W-0h
図 8-40 レジスタ C1h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-12 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
11 PD_REF R/W 0h ADC リファレンス電圧源の選択。
0：内部リファレンスは有効化。
1：内部リファレンスは無効化。外部リファレンス電圧を REFIO ピンに接続します。
10-9 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
8 DATA_RATE R/W 0h データ インターフェイスのデータ レートを選択します。
0：デュアル データ レート (DDR)
1：シングル データ レート (SDR)
7-1 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
0 CLK2 R/W 0h データ インターフェイスのデータ レートを選択します。
0：DATA_LANES = 2 または 7 の構成

8.2.14 レジスタ C4h (オフセット = C4h) [リセット = 0h]

図 8-41 レジスタ C4h
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
予約済み OSR_INIT2 予約済み OSR_INIT3 PD_CHIP
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
図 8-42 レジスタ C4h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-6 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
5-4 OSR_INIT2 R/W 0h データ平均化の初期化。
0：データ平均化を無効化する構成
2：データ平均化を有効化する構成
3-2 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
1 OSR_INIT3 R/W 0h データ平均化の初期化。
0：データ平均化を無効化する構成
1：データ平均化を有効化する構成
0 PD_CHIP R/W 0h フル チップ パワーダウン制御。
0：通常のデバイス動作
1：フル デバイス パワーダウン

8.2.15 レジスタ C5h (オフセット = C5h) [リセット = 0h]

図 8-43 レジスタ C5h
15 14 13 12 11 10 9 8
予約済み HI_FREQ_EN 予約済み CLK3 予約済み
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
7 6 5 4 3 2 1 0
予約済み RD_CLK 予約済み CLK4 予約済み
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
図 8-44 レジスタ C5h のフィールドの説明
ビット フィールド タイプ リセット 説明
15-14 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
13 HI_FREQ_EN R/W 0h 高速アナログ入力スルーレートは有効化。
0：通常スルーレート、
1：高速アナログ入力制御は有効化。入力周波数 2MHz 未満に推奨されます。HI_FREQ レジスタ ビットも参照してください。
12-10 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
9 CLK3 R/W 0h データ インターフェイスのデータ レートを選択します。
0：DATA_LANES = 0 または 2 の構成
8 ～ 7 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
6-5 RD_CLK R/W 0h データ平均化のデータ出力クロック制御。詳細については、データの平均化 セクションを参照してください。
4 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
3 ～ 2 CLK4 R/W 0h ADS9117 のクロック構成。詳細については、データ インターフェイス セクションを参照してください。ADS9119 および ADS9118 には適用されません。
0：24 ビット モード
3：その他のすべてのモード
1 ～ 0 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。

8.2.16 レジスタ FBh (オフセット = FBh) [リセット = 0h]

図 8-45 レジスタ FBh
15 14 13 12 11 10 9 8
予約済み
R/W-0h
7 6 5 4 3 2 1 0
予約済み NCO_SYSREF XOR_MODE CLK5 MIXER_EN
R/W-0h R/W-0h R/W-0h R/W-0h R/W-0h
図 8-46 レジスタ FBh のフィールドの説明
ビット フィールド タイプ リセット 説明
15-4 予約済み R/W 0h 予約済み。デフォルトのリセット値から変更しないでください。
3 NCO_SYSREF R/W 0h SMPL_SYNC ピンに周期的なパルスを適用する場合は、1b に設定します。
0：NCO を SMPL_SYNC ピンの 1 つのパルスで同期させます。
1：周期的なパルスを使用する場合は、NCO を SMPL_SYNC ピンの最初のパルスで同期させます。
2 XOR_MODE R/W 0h XOR 出力モードを有効にしたときに、ADC 出力データが XOR されるビットを選択します。
0：PRBS ビットは ADC LSB 後に出力されます。ADC 出力データは PRBS ビットと XOR されます。
1：ADC 出力データは、変換結果の LSB と XOR されます。
1 CLK5 R/W 0h ADS9119 および ADS9118 のクロック構成。詳細については、データ インターフェイス セクションを参照してください。ADS9117 には適用されません。
0：24 ビットの SDR および DDR モード
1：非推奨
0 MIXER_EN R/W 0h 0：デジタル ダウン コンバータは無効化
1：デジタル ダウン コンバータは有効化

8.2.17 レジスタ FCh (オフセット = FCh) [リセット = 0h]

図 8-47 レジスタ FCh
15 14 13 12 11 10 9 8
NCO_PHASE_COUNT
R/W-0h
7 6 5 4 3 2 1 0
NCO_PHASE_COUNT
R/W-0h
図 8-48 レジスタ FCh のフィールドの説明
ビット フィールド タイプ リセット 説明
15-0 NCO_PHASE_COUNT[15:0] R/W 0h NCO 位相数の下位 15 ビット。デジタル ダウン コンバータ セクションを参照してください。

8.2.18 レジスタ FDh (オフセット = FDh) [リセット = 0h]

図 8-49 レジスタ FDh
15 14 13 12 11 10 9 8
NCO_FREQUENCY
R/W-0h
7 6 5 4 3 2 1 0
NCO_PHASE_COUNT
R/W-0h
図 8-50 レジスタ FDh のフィールドの説明
ビット フィールド タイプ リセット 説明
15-8 NCO_FREQUENCY[7:0] R/W 0h NCO 位相数の下位 8 ビット。デジタル ダウン コンバータ セクションを参照してください。
7-0 NCO_PHASE_COUNT[23:16] R/W 0h NCO 位相数の上位 8 ビット。デジタル ダウン コンバータ セクションを参照してください。

8.2.19 レジスタ FEh (オフセット = FEh) [リセット = 0h]

図 8-51 レジスタ FEh
15 14 13 12 11 10 9 8
NCO_FREQUENCY
R/W-0h
7 6 5 4 3 2 1 0
NCO_FREQUENCY
R/W-0h
図 8-52 レジスタ FEh のフィールドの説明
ビット フィールド タイプ リセット 説明
15-0 NCO_FREQUENCY R/W 0h NCO 位相数の上位 16 ビット。デジタル ダウン コンバータ セクションを参照してください。