JAJSXD7 October   2025 LM5066H

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  電流制限
      2. 7.3.2  フォールドバック電流制限
      3. 7.3.3  ソフト スタート切断 (SFT_STRT)
      4. 7.3.4  サーキット ブレーカ
      5. 7.3.5  電力制限
      6. 7.3.6  UVLO
      7. 7.3.7  OVLO
      8. 7.3.8  パワー グッド
      9. 7.3.9  VDD サブレギュレータ
      10. 7.3.10 リモート温度センシング
      11. 7.3.11 MOSFET の損傷検出
      12. 7.3.12 アナログ電流モニタ (IMON)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーアップ シーケンス
      2. 7.4.2 ゲート制御
      3. 7.4.3 フォルト タイマと再起動
      4. 7.4.4 シャットダウン制御
      5. 7.4.5 イネーブル / ディスエーブルおよびリセット
    5. 7.5 プログラミング
      1. 7.5.1 PMBus コマンドのサポート
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 54V、100A PMBus ホット スワップ設計
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 ホット スワップ FET の選択
          2. 8.2.1.2.2 dv/dt ベースのスタートアップ
            1. 8.2.1.2.2.1 VOUT スルーレートの選択
          3. 8.2.1.2.3 RSNS および CL の設定の選択
          4. 8.2.1.2.4 電力制限の選択
          5. 8.2.1.2.5 フォルト タイマの設定
          6. 8.2.1.2.6 MOSFET の SOA の確認
          7. 8.2.1.2.7 UVLO および OVLO スレッショルドの設定
            1. 8.2.1.2.7.1 オプション A
            2. 8.2.1.2.7.2 オプション B
            3. 8.2.1.2.7.3 オプション C
            4. 8.2.1.2.7.4 オプション D
          8. 8.2.1.2.8 パワー グッド ピン
          9. 8.2.1.2.9 入力保護と出力保護
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
    2. 11.2 テープおよびリール情報
    3. 11.3 メカニカル データ

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PWP|28
サーマルパッド・メカニカル・データ
8.2.1.2.8 パワー グッド ピン

パワーグッド インジケータピン (PGD) は、オフ状態で 80V を維持できる内部 N チャネル MOSFET のドレインに接続され、最大 100V の過渡電圧に接続されます。ダウンストリーム回路の状態を示す適切な電圧に対する PGD には、外付けプルアップ抵抗が必要です。PGDピンのオフ状態の電圧は、VINとOUTの電圧よりも高くなることも低くなることもあります。FB ピンの電圧が PGD スレッショルド電圧を上回ると、PGD は High に切り替わります。通常、出力電圧スレッショルドは、出力と帰還との間の分圧抵抗によって設定されますが、監視対象の電圧を出力電圧とする必要はありません。FB ピンの電圧が最大定格を超えない限り、他の任意の電圧を監視できます。「機能ブロック図」に基づくと、FB ピンの電圧がスレッショルドを下回った場合に、FB ピンの 20μA の電流ソースがディスエーブルになります。出力電圧が上昇して FB がスレッショルドを超えると、電流ソースがイネーブルになり、ピンから電流が供給されて FBの電圧が上昇することにより、スレッショルド ヒステリシスが提供されます。UVLO/EN ピンがスレッショルドを下回るか、OVLO ピンがスレッショルドを上回ると、PGD 出力は Low に強制されます。PGD ピンのステータスは、PMBus インターフェイス経由で、STATUS_WORD (79h) レジスタまたは DIAGNOSTIC_WORD (E1h) レジスタを介して読み取ることができます。

FB ピンの電圧がスレッショルドを上回ると、PGD ピンに作用する内部プルダウンが無効化され、図 8-7 に示すように、プルアップ抵抗 R PG を介して PGD が VPGD に上昇します。プルアップ電圧 (VPGD) は最大 80V で、VIN および OUT の電圧よりも高い場合と低い場合があります。VDD は、低電圧ロジックと接続でき、電源オン時の PGD のグリッチを回避できるため、VPGD として便利な選択肢です。PGD で遅延が必要な場合について、推奨回路を 図 8-8 に示します。図 8-8 の (A) では、コンデンサ CPG が立ち上がりエッジに遅延を追加しますが、立ち下がりエッジには追加していません。図 8-8 の (B) では、立ち上がりエッジは RPG1 + RPG2 および CPG により遅延し、立ち下がりエッジは RPG2 と CPGのうち小さいほうの量だけ遅延します。RPG2 (図 8-8 の (C)) の両端にダイオードを追加すると、両方のエッジで均一な遅延、または立ち上がりエッジで短い遅延と立ち下がりエッジで長い遅延が許容されます。

LM5066H PGD スレッショルドのプログラミング図 8-6 PGD スレッショルドのプログラミング
LM5066H パワー グッド出力図 8-7 パワー グッド出力
LM5066H パワー グッド出力ピンへの遅延の追加図 8-8 パワー グッド出力ピンへの遅延の追加

すべての入力電圧条件で PG が確実にアサートされるように、PG スレッショルドを最小入力電圧より 5% 低く設定することを推奨します。この例では、PGDH = 38V、PGDL = 35 V を選択しています。R5 と R6 は、次の式を使用して計算されます。

式 35. LM5066H
式 36. LM5066H

利用可能な最も近い 1% 抵抗を選択する必要があります。R5 = 150kΩ、R6 = 10.5kΩ に設定します。