JAJSXB9
October 2025
SN74LVC1G09B
ADVANCE INFORMATION
1
1
特長
2
アプリケーション
3
説明
5
4
ピン構成および機能
5
仕様
5.1
絶対最大定格
5.2
ESD 定格
5.3
推奨動作条件
5.4
熱に関する情報
5.5
電気的特性
5.6
スイッチング特性
6
詳細説明
6.1
概要
6.2
機能ブロック図
6.3
機能説明
6.3.1
オープン ドレイン CMOS 出力
6.3.2
部分的パワー ダウン (Ioff)
6.3.3
標準 CMOS 入力
6.3.4
クランプ ダイオード構造
6.4
デバイスの機能モード
7
アプリケーションと実装
7.1
アプリケーション情報
7.2
代表的なアプリケーション
7.2.1
設計要件
7.2.1.1
電源に関する考慮事項
7.2.1.2
入力に関する考慮事項
7.2.1.3
出力に関する考慮事項
7.2.2
詳細な設計手順
7.2.3
アプリケーション曲線
7.3
電源に関する推奨事項
7.4
レイアウト
7.4.1
レイアウトのガイドライン
7.4.2
レイアウト例
8
デバイスおよびドキュメントのサポート
8.1
ドキュメントのサポート
8.1.1
関連資料
8.2
ドキュメントの更新通知を受け取る方法
8.3
サポート・リソース
8.4
商標
8.5
静電気放電に関する注意事項
8.6
用語集
9
改訂履歴
10
メカニカル、パッケージ、および注文情報
10.1
テープおよびリール情報
10.2
メカニカル データ
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
DBV|5
MPDS018T
サーマルパッド・メカニカル・データ
発注情報
jajsxb9_oa
7.4.1
レイアウトのガイドライン
バイパス コンデンサの配置
デバイスの正電源端子の近くに配置
電気的に短いグランド帰還パスを提供
インピーダンスを最小化するため、広いパターンを使用
可能な場合はいつでも、ボードの同じ側にデバイス、コンデンサ、パターンを配置
信号トレースの形状
8mil~12mil のトレース幅
伝送ラインの影響を最小化する 12cm 未満の長さ
信号トレースの 90° のコーナーは避ける
信号トレースの下に、途切れのないグランド プレーンを使用
信号トレース周辺の領域をグランドでフラッド フィル
平行配線は、3倍以上の誘電体厚で分離する必要があります
12cm を超えるパターン用
インピーダンス制御トレースを使用
出力の近くに直列ダンピング抵抗を使用して、ソース終端
分岐を回避。個別に分岐が必要なバッファ信号