JAJAA81A December   2023  – August 2025 DP83869HM

 

  1.   1
  2.   概要
  3.   商標
  4. 1DP83869 アプリケーションの概要
  5. 2アプリケーションのトラブルシューティング
    1. 2.1 回路図とレイアウトのチェックアウト
    2. 2.2 デバイスの正常性チェック
      1. 2.2.1 電圧チェック
      2. 2.2.2 RESET_N 信号をプローブします
      3. 2.2.3 RBIAS をプローブします
      4. 2.2.4 XI クロックをプローブします
      5. 2.2.5 初期化中にストラップ ピンをプローブします
        1. 2.2.5.1 正しい動作モードの構成
      6. 2.2.6 シリアル管理インターフェイス信号のプローブ (MDC、MDIO)
        1. 2.2.6.1 レジスタ値の読み出しと確認
    3. 2.3 MDI ヘルス チェック
      1. 2.3.1 磁気
      2. 2.3.2 MDI 信号をプローブします
      3. 2.3.3 リンク品質の確認
        1. 2.3.3.1 ショート ケーブル リンク マージンの改善
        2. 2.3.3.2 チャネル間リンク マージンの改善
      4. 2.3.4 コンプライアンス
    4. 2.4 MII ヘルス チェック
      1. 2.4.1 MII チェック
      2. 2.4.2 RGMII チェック
      3. 2.4.3 SGMII チェック
    5. 2.5 ループバックと PRBS
      1. 2.5.1 ループバック モード
      2. 2.5.2 MAC とのパケットの送受信
      3. 2.5.3 BIST を使用してパケットを送受信しています
  6. 3動作モードの説明
    1. 3.1 ブリッジ モード
    2. 3.2 ファイバ構成
      1. 3.2.1 ファイバ レジスタ
      2. 3.2.2 メディア コンバータの LED 動作
  7. 4ツールおよびリファレンス
    1. 4.1 拡張レジスタ アクセス
      1. 4.1.1 読み出し (ポスト インクリメントなし) 動作
      2. 4.1.2 書き込み（ポスト インクリメントなし）動作
    2. 4.2 Linux でのソフトウェアおよびドライバ デバッグ
      1. 4.2.1 共通端子出力
  8. 5まとめ
  9. 6参考資料
  10. 7改訂履歴

2.3.3.1 ショート ケーブル リンク マージンの改善

DP83869 が長さ 1m 以下の短いケーブルでリンク品質の問題が発生した場合は、以下のセクションを考慮します。

PHY のデジタル信号処理 (DSP) ブロックは、より短い長さで最適でないフィルタ値に収束し、信号対雑音比 (SNR) が低下する可能性があります。以下のレジスタ構成は、DSP が正しく収束しやすくするようにタイミング帯域幅を調整することで、SNR を改善できます：

begin 
// Hard Reset 
001F 8000 
// Threshold for consecutive amount of Idle symbols for Viterbi Idle detector to assert Idle Mode set to 5 
0053 2054 
// CAGC DC Compensation Disable 
00EF 3840 
// Leader Training Timers - increasing time in different training states 
0102 7477 
0103 7777 
0104 4577 
// Timing Loop Bandwidth 
010C 7777 
01C2 7FDE 
// Follower Timers - increasing time in different training states 
0115 5555 
0118 0771 
// Timing Loop Bandwidth 
011D 6DB2 
011E 3FFB 
01C3 FFC6 
01C4 0FC2 
01C5 0FF0 
// FFE Fix 
012C 0E81 
// Soft Reset 
001F 4000 
end