JAJS245 データシート

JAJS245H August 2007 – July 2025 CDCE949 , CDCEL949

PRODUCTION DATA

5.5 電気的特性

自由空気での推奨動作温度範囲内 (特に記述のない限り)

パラメータ		テスト条件		最小値	標準値 ⁽¹⁾	最大値	単位
I_DD	消費電流 (図 5-1 を参照)	すべての出力がオフ、f_CLK = 27MHz、f_VCO= 135MHz	すべての PLL がオン		38		mA
I_DD	消費電流 (図 5-1 を参照)	すべての出力がオフ、f_CLK = 27MHz、f_VCO= 135MHz	PLL ごと		9		mA
I_DD(OUT)	消費電流 (図 5-2 および図 5-3 を参照)	無負荷、すべての出力がオン、 f_out = 27MHz	CDCE949 V_DDOUT = 3.3V		4		mA
I_DD(OUT)	消費電流 (図 5-2 および図 5-3 を参照)	無負荷、すべての出力がオン、 f_out = 27MHz	CDCEL949 V_DDOUT = 1.8V		2		mA
I_DD(PD)	パワーダウン電流	SDA/SCL、 f_IN = 0MHz、V_DD =1.9V を除くすべての回路がパワーダウン			50		µA
V_(PUC)	電源オン制御回路の電源電圧 V_DD スレッショルド			0.85		1.45	V
f_VCO	PLL の VCO 周波数範囲			80		230	MHz
f_OUT	LVCMOS 出力周波数			230			MHz
LVCMOS
V_IK	LVCMOS 入力電圧	V_DD = 1.7V、I_I = -18mA				-1.2	V
I_I	LVCMOS 入力電流	V_I = 0V または V_DD、V_DD = 1.9V				±5	µA
I_IH	S0/S1/S2 の LVCMOS 入力電流	V_I = V_DD、V_DD = 1.9V				5	µA
I_IL	S0/S1/S2 の LVCMOS 入力電流	V_I = 0V、V_DD = 1.9V				-4	µA
C_I	Xin/clk での入力容量	V_ICLK = 0V、または V_DD			6		pF
	Xout の入力容量	V_IXout = 0V または V_DD			2
	S0、S1、S2 での入力キャパシタンス	V_IN = 0V または V_DD			3
CDCE949 - V_DDOUT = 3.3V の場合の LVCMOS
V_OH	LVCMOS high レベル出力電圧	V_DDOUT = 3V、I_OH = –0.1mA		2.9			V
		V_DDOUT = 3V、I_OH = –8mA		2.4
		V_DDOUT = 3V、I_OH = –12mA		2.2
V_OL	LVCMOS low レベル出力電圧	V_DDOUT = 3V、I_OL = 0.1mA				0.1	V
		V_DDOUT = 3V、I_OL = 8mA				0.5
		V_DDOUT = 3V、I_OL = 12mA				0.8
t_PLH、t_PHL	伝搬遅延	PLL バイパス			3.2		ns
t_r/t_f	立ち上がりおよび立ち下がり時間	V_DDOUT = 3.3V (20% ～ 80%)			0.6		ns
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			60	90	ps
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			120	170	ps
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			70	100	ps
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			130	180	ps
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y1 から Y3 へ				60	ps
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y2 から Y5 または Y6 から Y9				160	ps
odc	出力デューティサイクル⁽⁵⁾	f_VCO = 100MHz、Pdiv = 1		45%		55%
CDCE949 - V_DDOUT = 2.5V の場合の LVCMOS
V_OH	LVCMOS high レベル出力電圧	V_DDOUT = 2.3V、I_OH = –0.1mA		2.2			V
		V_DDOUT = 2.3V、I_OH = –6mA		1.7
		V_DDOUT = 2.3V、I_OH = –10mA		1.6
V_OL	LVCMOS low レベル出力電圧	V_DDOUT = 2.3V、I_OL = 0.1mA				0.1	V
		V_DDOUT = 2.3V、I_OL = 6mA				0.5
		V_DDOUT = 2.3V、I_OL = 10mA				0.7
t_PLH、t_PHL	伝搬遅延	PLL バイパス			3.4		ns
t_r/t_f	立ち上がりおよび立ち下がり時間	V_DDOUT = 2.5V (20% ～ 80%)			0.8		ns
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			60	90	ps
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			120	170
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			70	100	ps
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			130	180
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y1 から Y3 へ				60	ps
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y2 から Y5 または Y6 から Y9				160	ps
odc	出力デューティサイクル⁽⁵⁾	f_VCO = 100MHz、Pdiv = 1		45%		55%
CDCEL949 - V_DDOUT = 1.8V の場合の LVCMOS
V_OH	LVCMOS high レベル出力電圧	V_DDOUT = 1.7V、I_OH = –0.1mA		1.6			V
		V_DDOUT = 1.7V、I_OH = –4mA		1.4
		V_DDOUT = 1.7V、I_OH = –8mA		1.1
V_OL	LVCMOS low レベル出力電圧	V_DDOUT = 1.7V、I_OL = 0.1mA				0.1	V
		V_DDOUT = 1.7V、I_OL = 4mA				0.3
		V_DDOUT = 1.7V、I_OL = 8mA				0.6
t_PLH、t_PHL	伝搬遅延	PLL バイパス			2.6		ns
t_r/t_f	立ち上がりおよび立ち下がり時間	V_DDOUT = 1.8V (20% ～ 80%)			0.7		ns
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			70	120	ps
t_jit(cc)	サイクル間ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			120	170
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	1 個の PLL スイッチング、Y2 から Y3 へ			90	140	ps
t_jit(per)	ピークツーピーク周期ジッタ⁽²⁾⁽³⁾	4 個の PLL スイッチング、Y2 から Y9 へ			130	190
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y1 から Y3 へ				60	ps
t_sk(o)	出力スキュー⁽⁴⁾	f_OUT = 50MHz、Y2 から Y5 または Y6 から Y9				160
odc	出力デューティサイクル⁽⁵⁾	f_VCO = 100MHz、Pdiv = 1		45%		55%
SDA AND SCL
V_IK	SCL および SDA 入力クランプ電圧	V_DD = 1.7V、I_I = -18mA				-1.2	V
I_IH	SCL および SDA 入力電流	V_I = V_DD、V_DD = 1.9V				±10	µA
V_IH	SDA/SCL 入力高電圧⁽⁶⁾			0.7 × V_DD			V
V_IL	SDA/SCL 入力低電圧⁽⁶⁾					0.3 × V_DD	V
V_OL	SDA low レベル出力電圧	I_OL = 3mA、V_DD = 1.7V				0.2 × V_DD	V
C_I	SCL/SDA 入力容量	V_I = 0V または V_DD			3	10	pF

(1) すべての標準値は、それぞれの公称 V_DD における値です。

(2) 10000 サイクル。

(3) ジッタは、デバイスの構成によって異なります。データは次の条件で取得されます。1-PLL：f_IN = 27MHz、Y2/3 = 27MHz、(Y2 で測定)、4-PLL：f_IN = 27MHz、Y2/3 = 27MHz、(Y2 で測定)、Y4/5 = 16.384MHz、Y6/7 = 74.25MHz、Y8/9 = 48MHz。

(4) t_sk(o) 仕様は、出力の各バンクが等しい負荷に対してのみ有効で、出力は同じ分周器から生成されます。立ち上がりエッジ (t_r) でサンプリングされたデータです。

(5) ODC は、出力の立ち上がり時間と立ち下がり時間 (_{t r}/t_f) に依存します。

(6) SDA と SCL ピンは 3.3V 許容です。