JAJSDR0B July   2017  – June 2025 TPS7A39

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スタートアップ特性
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 電圧レギュレーション
        1. 6.3.1.1 DC レギュレーション
        2. 6.3.1.2 AC および過渡応答
      2. 6.3.2 ユーザ設定可能なバッファ付きリファレンス
      3. 6.3.3 アクティブ放電
      4. 6.3.4 システムの起動制御
        1. 6.3.4.1 スタートアップ トラッキング
        2. 6.3.4.2 シーケンシング
          1. 6.3.4.2.1 イネーブル (EN)
          2. 6.3.4.2.2 低電圧誤動作防止 (UVLO) 制御
    4. 6.4 デバイスの機能モード
      1. 6.4.1 通常動作
      2. 6.4.2 ドロップアウト動作
      3. 6.4.3 ディセーブル
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1  可変デバイスの出力電圧の設定
      2. 7.1.2  コンデンサに関する推奨事項
      3. 7.1.3  入力および出力コンデンサ (CINx および COUTx)
      4. 7.1.4  フィードフォワード コンデンサ (CFFx)
      5. 7.1.5  ノイズ低減およびソフトスタート コンデンサ (CNR/SS)
      6. 7.1.6  バッファ付き基準電圧
      7. 7.1.7  内部リファレンスのオーバーライド
      8. 7.1.8  スタートアップ
        1. 7.1.8.1 ソフト スタート制御 (NR/SS)
          1. 7.1.8.1.1 突入電流
        2. 7.1.8.2 低電圧誤動作防止 (UVLOx) 制御
      9. 7.1.9  AC および過渡性能
        1. 7.1.9.1 電源電圧変動除去比 (PSRR)
        2. 7.1.9.2 チャネル間出力分離/クロストーク
        3. 7.1.9.3 出力電圧ノイズ
        4. 7.1.9.4 ノイズと PSRR の最適化
        5. 7.1.9.5 負荷過渡応答
      10. 7.1.10 DC 性能
        1. 7.1.10.1 出力電圧精度 (VOUTx)
        2. 7.1.10.2 ドロップアウト電圧 (VDO)
      11. 7.1.11 逆電流
      12. 7.1.12 消費電力 (PD)
        1. 7.1.12.1 推定接合部温度
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計 1：シングルエンドから差動への絶縁型電源
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 スイッチャの選択
          2. 7.2.1.2.2 センタータップ トランス付きフルブリッジ整流器
          3. 7.2.1.2.3 ソリューションの総合的な効率
          4. 7.2.1.2.4 帰還抵抗の選択
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 設計 2：SAR ADCの全範囲の取得
        1. 7.2.2.1 設計要件
        2. 7.2.2.2 詳細な設計手順
        3. 7.2.2.3 設計の詳細説明
          1. 7.2.2.3.1 0.2V のレギュレーション
          2. 7.2.2.3.2 帰還抵抗の選択
        4. 7.2.2.4 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 PSRR およびノイズ性能向上のための推奨基板レイアウト
        2. 7.4.1.2 パッケージの取り付け
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 評価基板
        2. 8.1.1.2 SPICE モデル
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.1.8.2 低電圧誤動作防止 (UVLOx) 制御

UVLOx 回路により、入力電源が最小動作電圧範囲に達する前にデバイスがディセーブル状態を維持し、入力またはバイアス電源が急激に低下した場合にデバイスが確実にシャットダウンされます。

図 7-2と表 7-3に、VEN ≥ VIH(EN) を想定した、各種の入力電圧イベントに対する UVLOx 回路の応答を示します。

正と負の UVLO 回路は内部で AND 接続されています。そのため、どちらかの電源が低下すると、両方の出力がオフになり、VNR/SS は内部で low になります。

TPS7A39 UVLOx の標準的な動作図 7-2 UVLOx の標準的な動作
表 7-3 標準的な UVLOx 動作の説明
地域 EVENT VOUTx ステータス 備考
A ターンオン、|VINx| ≤ |VUVLOx| 0 スタートアップ
B レギュレーション 1 目標 VOUTx になるように制御します
C ブラウンアウト、|VINx| ≥ |VUVLOx – VHYSx| 1 出力がレギュレーション範囲外になる可能性がありますが、デバイスは引き続きイネーブルされています
D レギュレーション 1 目標 VOUTx になるように制御します
E ブラウンアウト、 |VINx| < |VUVLOx – VHYSx| 0 デバイスはディセーブルされており、負荷およびアクティブ放電回路によって出力が低下します。入力電圧が UVLOx の立ち上がりスレッショルドに達すると、デバイスは再び有効になり、通常の起動シーケンスが実行されます。
F レギュレーション 1 目標 VOUTx になるように制御します
G ターンオフ、|VINx| < |VUVLOx – VHYSx| 0 負荷およびアクティブ放電回路によって出力が低下します

この機能を持つ他の多くの LDO と同様に、UVLOx 回路が完全にアサートされるまでに数マイクロ秒かかります。この間、約 0.8V を下回るライン過渡が発生すると、UVLOx が短時間アサートされますが、UVLOx 回路にはデバイス内の内部回路を完全に放電するのに十分な蓄積エネルギーがありません。UVLOx 回路が内部ノードを完全に放電するのに十分な時間が与えられない場合、出力は完全にディセーブルされません。

より大きな入力コンデンサを使用して、最小 VINx に近い値で動作しているときに入力電源の立ち下がり時間を長くすることで、下降ライン過渡の影響を低減できます。