JAJSG67G September   2018  – December 2025 TPS7H2201-SEP , TPS7H2201-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスのオプション
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性：すべてのデバイス
    6. 6.6  電気的特性：CFP および KGD オプション
    7. 6.7  電気的特性：HTSSOP オプション
    8. 6.8  スイッチング特性 (すべてのデバイス)
    9. 6.9  品質適合検査
    10. 6.10 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 有効化、低電圧、過電圧保護
      2. 8.3.2 調整可能な立ち上がり時間
      3. 8.3.3 プログラマブルな電流制限
      4. 8.3.4 プログラマブル フォルト タイマ
      5. 8.3.5 電流センス
      6. 8.3.6 並列動作
      7. 8.3.7 逆電流保護
      8. 8.3.8 順方向リーク電流
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 冗長性
      2. 9.2.2 保護
      3. 9.2.3 設計要件
      4. 9.2.4 詳細な設計手順
        1. 9.2.4.1 低電圧誤動作防止
        2. 9.2.4.2 過電圧保護
        3. 9.2.4.3 電流制限
        4. 9.2.4.4 プログラマブル フォルト タイマ
        5. 9.2.4.5 ソフト スタート時間
      5. 9.2.5 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.1 有効化、低電圧、過電圧保護

図 8-1 に、VIN から EN および OVP ピンに接続された抵抗デバイダを使用して UVLO および OVP のトリップ電圧を設定する方法を示します。EN ピンは、内部 FET のオン / オフ状態を制御します。このピンの電圧が VIHEN を超えると FET はオンになり、VILEN を下回ると FET はオフになります。VIN からの外部抵抗デバイダを追加すると、EN ピンは VIHEN および V ILEN の仕様に基づいて、異なるイネーブル立ち上がり電圧または低電圧モニタ (UVLO) を構成できます。通常、アプリケーションはイネーブル立ち上がり電圧と UVLO スレッショルドのいずれかを構成するように最適化されています。たとえば、式 1 を使用すると、RTOP_EN = 100kΩ で固定する UVLO トリップ ポイントを計算できます。

EN ピンと同様に、デバイスの過電圧保護 (OVP) 機能は、OVP ピンに接続された VIN からの抵抗デバイダを使用して構成できます。OVP のトリップ電圧は、VIN の絶対最大電圧を下回る必要があります。OVP ピンの電圧が VOVPR を超えると、OVP 機能がトリップされ、FET がオフになり、VOVPF より低い電圧で FET がオンに維持されます。この機能が不要な場合は、OVP ピンをグランドに接続する必要があります。式 2 は、RTOP_OVP = 100kΩ で固定する立ち上がり OVP トリップ ポイントの計算に使用できます。

TPS7H2201-SP TPS7H2201-SEP 抵抗デバイダで設定される UVLO および OVP スレッショルド図 8-1 抵抗デバイダで設定される UVLO および OVP スレッショルド
式 1. R B O T _ E N k Ω ≤ 47 V U V T R I P V - 0.47
式 2. R B O T _ O V P k Ω ≤ 63 V O V P T R I P V - 0 . 63