JAJSNC5B April   2023  – September 2025 LM5171-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  バイアス電源および電圧リファレンス (VCC、VDD、VREF)
      2. 6.3.2  低電圧誤動作防止 (UVLO)
      3. 6.3.3  デバイス構成 (CFG)
      4. 6.3.4  高電圧入力 (HV1、HV2)
      5. 6.3.5  電流センス アンプ
      6. 6.3.6  制御コマンド
        1. 6.3.6.1 チャネル イネーブル コマンド (EN1、EN2)
        2. 6.3.6.2 方向コマンド (DIR1、DIR2)
        3. 6.3.6.3 チャネル電流設定コマンド (ISET1 および ISET2)
      7. 6.3.7  チャネル電流の監視 (IMON1、IMON2)
        1. 6.3.7.1 個別チャネル電流監視
        2. 6.3.7.2 マルチフェーズ合計電流監視
      8. 6.3.8  サイクル単位のピーク電流制限 (IPK)
      9. 6.3.9  内部電流ループ エラー アンプ
      10. 6.3.10 外部電圧ループ エラー アンプ
      11. 6.3.11 ソフトスタート、ダイオード エミュレーション、強制 PWM 制御 (SS/DEM1 および SS/DEM2)
        1. 6.3.11.1 SS/DEM ピンによる ISET ソフトスタート制御
        2. 6.3.11.2 DEM のプログラミング
        3. 6.3.11.3 FPWM プログラミングおよび FPWM と DEM の動的変更
      12. 6.3.12 ゲート ドライブ出力、デッドタイム プログラミング、アダプティブ デッドタイム (HO1、HO2、LO1、LO2、DT/SD)
      13. 6.3.13 緊急ラッチ シャットダウン (DT/SD)
      14. 6.3.14 PWM コンパレータ
      15. 6.3.15 発振器 (OSC)
      16. 6.3.16 外部クロックへの同期 (SYNCI、SYNCO)
      17. 6.3.17 過電圧保護 (OVP)
      18. 6.3.18 マルチフェーズ構成 (SYNCO、OPT)
        1. 6.3.18.1 スター構成のマルチフェーズ
        2. 6.3.18.2 2 相、3 相、または 4 相の並列動作に対するデイジーチェーン構成
        3. 6.3.18.3 6 相または 8 相の並列動作のデイジーチェーン構成
      19. 6.3.19 サーマル シャットダウン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 初期化モード
      2. 6.4.2 スタンバイ モード
      3. 6.4.3 電力供給モード
      4. 6.4.4 シャットダウンモード
      5. 6.4.5 ラッチ シャットダウン モード
  8. 7 レジスタ
    1. 7.1 I2C シリアル インターフェイス
    2. 7.2 I2C バス動作
    3. 7.3 クロック ストレッチ
    4. 7.4 データ転送フォーマット
    5. 7.5 定義されたレジスタ アドレスからの単一読み取り
    6. 7.6 定義されたレジスタ アドレスから開始されるシーケンシャル READ
    7. 7.7 定義されたレジスタ アドレスへの 単一書き込み
    8. 7.8 定義されたレジスタ アドレスから開始されるシーケンシャル WRITE
    9. 7.9 REGFIELD レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 小信号モデル
        1. 8.1.1.1 電流ループの小信号モデル
        2. 8.1.1.2 電流ループ補償
        3. 8.1.1.3 電圧ループの小信号モデル
        4. 8.1.1.4 電圧ループ補償
    2. 8.2 PWM から ISET ピン
    3. 8.3 ISET クランプ
    4. 8.4 動的デッドタイム調整
    5. 8.5 未使用ピンの適切な終端
    6. 8.6 代表的なアプリケーション
      1. 8.6.1 60A、2 相、48V ～ 12V 双方向コンバータ
        1. 8.6.1.1 設計要件
        2. 8.6.1.2 詳細な設計手順
          1. 8.6.1.2.1  デューティ サイクルの決定
          2. 8.6.1.2.2  発振器のプログラミング (OSC)
          3. 8.6.1.2.3  パワー インダクタ、RMS およびピーク電流
          4. 8.6.1.2.4  電流センス (RCS)
          5. 8.6.1.2.5  電流設定コマンド (ISETx)
          6. 8.6.1.2.6  ピーク電流制限 (IPK)
          7. 8.6.1.2.7  パワー MOSFET
          8. 8.6.1.2.8  バイアス電源
          9. 8.6.1.2.9  ブートストラップ コンデンサ
          10. 8.6.1.2.10 過電圧保護 (OVP)
          11. 8.6.1.2.11 デッド タイム (DT/SD)
          12. 8.6.1.2.12 チャネル電流監視 (IMONx)
          13. 8.6.1.2.13 低電圧誤動作防止 (UVLO)
          14. 8.6.1.2.14 HVx ピン構成
          15. 8.6.1.2.15 ループ補償
          16. 8.6.1.2.16 ソフトスタート (SS/DEMx)
        3. 8.6.1.3 アプリケーション曲線
          1. 8.6.1.3.1 効率および放熱性能
          2. 8.6.1.3.2 ステップ負荷応答
          3. 8.6.1.3.3 デュアル チャネル インターリーブ動作
          4. 8.6.1.3.4 標準的なスタートアップとシャットダウン
          5. 8.6.1.3.5 DEM および FPWM
          6. 8.6.1.3.6 DEM と FPWM 間のモード遷移
          7. 8.6.1.3.7 ISET トラッキングおよびプリチャージ
          8. 8.6.1.3.8 保護
    7. 8.7 電源に関する推奨事項
    8. 8.8 レイアウト
      1. 8.8.1 レイアウトのガイドライン
      2. 8.8.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 開発サポート
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.2 低電圧誤動作防止 (UVLO)

UVLO ピンは、1 次側イネーブル ピンまたはディスエーブル ピンとして機能します。2 つの UVLO 電圧スレッショルドがあります。ピンの電圧が外部で 1.25V を下回ると、LM5171-Q1 はシャットダウン モードになり、すべてのゲート ドライバがオフ状態になり、すべての内部ロジックがリセットされ、IC の HV および VCC ピンのそれぞれから 10µA 未満の電流を消費します。

UVLO ピンの電圧が 1.5V より高く 2.5V より低い値になると、LM5171-Q1 は初期化モードになり、LDODRV ピンがオンになって外部 MOSFET を制御して VCC 電圧を 9.0V、VDD を 5.0V、VREF を 3.5V に設定します。DT/SD ピンは 1.2V にプルアップされますが、LM5171-Q1 の残りの部分はオフのままです。

UVLO ピンが UVLO リリース スレッショルドおよびコントローラ イネーブル スレッショルドである 2.5V よりも高くなると、LM5171-Q1 発振器がアクティブになり、SYNCO ピンが発振器の周波数で位相シフトされたクロックを出力し、LM5171-Q1 の動作準備が整います。SS/DEM1 および SS/DEM2、および LO1、LO2、HO1、HO2 ドライバは、EN1、EN2、DIR 入力が動作を指示するまで、オフのままです。

UVLO ピンは、MCU などの外部制御ユニットによって直接制御できます。

しかし、UVLO ピンは、特定の電源レールの低電圧誤動作防止機能を果たすこともできます。このレールは、HV ポート、LV ポート、または VCC のいずれかです。に示されているように、抵抗デバイダを使用して UVLO スレッショルドを設定します。分圧器は、式 1 で計算されます。

式 1. LM5171-Q1

UVLO ヒステリシスは、内部 25μA 電流源を使用して実現されます。UVLO > 2.5V のときに、電流源がアクティブになり、UVLO ピンの電圧が即座に上昇します。UVLO ピンの電圧が 2.5V のスレッショルドを下回ると、電流源がオフになり、UVLO ピンの電圧が低下します。UVLO ヒステリシスは、式 2 で決定されます。

式 2. LM5171-Q1

ノイズ耐性を向上させるには、オプションのセラミック コンデンサ CUVLO を RUVLO2 と並列に配置します。CUVLO は通常 1nF ～ 10nF です。CUVLO が大きいと、実際の UVLO イベントへの応答までの遅延が長くなります。

式 2 によって十分なヒステリシス電圧が提供されない場合は、追加のヒステリシス プログラミング付き UVLO に示されているように、RUVLO3 を追加します。したがって、ヒステリシス電圧は、式 3 で求められます。

式 3. LM5171-Q1
LM5171-Q1 UVLO のプログラミング図 6-2 UVLO のプログラミング
LM5171-Q1 追加のヒステリシス プログラミング付き UVLO図 6-3 追加のヒステリシス プログラミング付き UVLO