JAJSOK6B September 2025 – January 2026 TCAN5102-Q1
ADVANCE INFORMATION
図 7-84 に、UART_CTRL を示し、表 7-125 に、その説明を示します。
概略表に戻ります。
このレジスタはデータ通信フォーマットを制御します。ワード長、ストップ ビット数、パリティ タイプ、および UART 構成を変更することも可能です。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| BRKGEN | FPAREN | PAR | PEN | 2BSTOP | 8BIT | UART_EN | CCE |
| R/W-0h | R/WP-0h | R/WP-0h | R/WP-0h | R/WP-0h | R/WP-1h | RH-0h | R/W-0h |
| ビット | フィールド | タイプ | リセット | 説明 |
|---|---|---|---|---|
| 7 | BRKGEN | R/W | 0h | ブレーク制御ビット
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| 6 | FPAREN | R/WP | 0h | パリティ ビット (イネーブルの場合) を特定の値に強制します
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| 5 | PAR | R/WP | 0h | 奇数または偶数パリティ構成
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| 4 | PEN | R/WP | 0h | 各文字にパリティが使用されている場合にイネーブルにします
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| 3 | 2BSTOP | R/WP | 0h | 1 文字あたりに使用されるストップ ビット数を定義します
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| 2 | 8BIT | R/WP | 1h | 文字のサイズを定義します
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| 1 | UART_EN | RH | 0h | UART IP イネーブル ステータス フラグ。 このフラグは書き込み可能ではありませんが、MRAM から IP へのメモリ割り当てによって UART IP がイネーブルになっている場合に設定されます。 これは、MRAM_IP_CFG レジスタで行われます
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| 0 | CCE | R/W | 0h | UART IP 変更制御イネーブル ビット。 UART_EN が 0 の場合のみ設定できます
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