JAJSPG1B December   2022  – March 2025 AWRL6432

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1.      11
      2.      12
      3.      13
      4.      14
      5.      15
      6.      16
      7.      17
      8.      18
      9.      19
      10.      20
      11.      21
      12.      22
      13.      23
      14.      24
      15.      25
      16.      26
      17.      27
    3.     28
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 BOM が最適化された 3.3V I/O トポロジ
      3. 7.6.3 消費電力が最適化された 1.8V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  RF 仕様
    10. 7.10 サポート対象 DFE 機能
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 タイミングおよびスイッチング特性
      1. 7.13.1  電源シーケンスおよびリセット タイミング
      2. 7.13.2  同期フレーム トリガ
      3. 7.13.3  入力クロックおよび発振器
        1. 7.13.3.1 クロック仕様
      4. 7.13.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.13.4.1 McSPI の特長
        2. 7.13.4.2 SPI のタイミング条件
        3. 7.13.4.3 SPI - コントローラ モード
          1. 7.13.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.13.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.13.4.4 SPI - ペリフェラル モード
          1. 7.13.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.13.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.13.5  RDIF インターフェイスの構成
        1. 7.13.5.1 RDIF インターフェイスのタイミング
        2. 7.13.5.2 RDIF データ形式
      6. 7.13.6  LIN
      7. 7.13.7  汎用入出力 (General-Purpose Input/Output)
        1. 7.13.7.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      8. 7.13.8  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.13.8.1 CANx TX および RX ピンの動的特性
      9. 7.13.9  シリアル通信インターフェイス (SCI)
        1. 7.13.9.1 SCI のタイミング要件
      10. 7.13.10 I2C (Inter-Integrated Circuit Interface)
        1. 7.13.10.1 I2C のタイミング要件
      11. 7.13.11 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.13.11.1 QSPI のタイミング条件
        2. 7.13.11.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.13.11.3 QSPI スイッチング特性
      12. 7.13.12 JTAG インターフェイス
        1. 7.13.12.1 JTAG のタイミング条件
        2. 7.13.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.13.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 車載用インターフェイス
      7. 8.3.7 ホスト インターフェイス
      8. 8.3.8 アプリケーション サブシステム Cortex-M4F
      9. 8.3.9 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.9.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 監視と診断
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート リソース
    5. 11.5 商標
    6. 11.6 静電放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

表 6-18 ピン多重化表
BGA ボール番号 (1) ボール名 (2) 信号名 (3) PINCNTL レジスタ (4) PINCNTL レジスタ アドレス (5)(11) モード(6) 種類 (7) プルアップ / ダウン タイプ (8) RST 時のボールの状態 (9) RST 後のボールの状態 (10)
H10 GPIO_2 GPIO_2 PADAL_CFG_REG 0x5A00 002C 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
LIN_RX 1 I
WARM_RESET_OUT 2 O
I2C_SDA 3 IO
SPIA_CS1_N 4 IO
WU_REQIN 5 I
RTC_CLK_IN 6 I
MDO_D0 7 O
J10 GPIO_5 GPIO_5 PADAV_CFG_REG 0x5A00 0054 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
SYNC_IN 1 I
LIN_RX 2 I
EPWMB 3 O
EPWM_SYNC_IN 4 I
MDO_D3 5 O
M10 HOST_CLK_REQ HOST_CLK_REQ PADAX_CFG_REG 0x5A00 005C 0 O PU/PD オフ / オフ / オフ オフ / SS / オフ
GPIO_7 1 IO
MCU_CLKOUT 2 O
LIN_TX 3 O
WU_REQIN 4 I
SPIB_MISO 5 IO
I2C_SCL 6 IO
MDO_D3 8 O
MDO_FRM_CLK 9 O
K11 NERROR_OUT NERROR_OUT PADAU_CFG_REG 0x5A00 0050 0 O PU/PD オフ / オフ / オフ オフ / オフ / オフ
GPIO_4 1 IO
SYNC_IN 2 I
SPIB_CS0_N 3 IO
WU_REQIN 4 I
RTC_CLK_IN 5 I
MCU_CLKOUT 6 O
MDO_D3 7 O
H11 PMIC_CLKOUT PMIC_CLKOUT PADAK_CFG_REG 0x5A00 0028 0 O PU/PD オフ / オフ / オフ オフ / オフ / オフ
LIN_TX 1 O
SPIA_CS1_N 2 IO
MDO_FRM_CLK 3 O
B11 QSPI[0] QSPI[0] PADAC_CFG_REG 0x5A00 0008 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
SPIB_MOSI 1 IO
MDO_D0 2 O
B8 QSPI[1] QSPI[1] PADAD_CFG_REG 0x5A00 000C 0 I PU/PD オフ / オフ / オフ オフ / オフ / オフ
SPIB_MISO 1 IO
RTC_CLK_IN 2 I
MDO_D3 3 O
B10 QSPI[2] QSPI[2] PADAE_CFG_REG 0x5A00 0010 0 I PU/PD オフ / オフ / オフ オフ / オフ / オフ
I2C_SCL 1 IO
WU_REQIN 2 I
MDO_D1 3 O
B9 QSPI[3] QSPI[3] PADAF_CFG_REG 0x5A00 0014 0 I PU/PD オフ / オフ / オフ オフ / オフ / オフ
I2C_SDA 1 IO
SYNC_IN 2 I
MDO_D2 3 O
A11 QSPI_CLK QSPI_CLK PADAA_CFG_REG 0x5A00 0000 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
SPIB_CLK 1 IO
MDO_CLK 2 O
A10 QSPI_CS QSPI_CS PADAB_CFG_REG 0x5A00 0004 0 O PU/PD オフ / オフ / オフ オフ / オフ / オフ
SPIB_CS0_N 1 IO
MDO_FRM_CLK 2 O
F11 RS232_RX RS232_RX PADAP_CFG_REG 0x5A00 003C 0 I PU/PD オフ / オフ / アップ オン / オフ / アップ
I2C_SDA 1 IO
UARTB_RX 2 I
LIN_RX 3 I
MDO_D2 4 O
SPIB_MISO 5 IO
E10 RS232_TX RS232_TX PADAO_CFG_REG 0x5A00 0038 0 O PU/PD オフ / オフ / オフ オフ / SS / オフ
I2C_SCL 1 IO
UARTB_TX 2 O
LIN_TX 3 O
EPWM_SYNC_IN 4 I
MDO_D1 5 O
SPIB_CS1_N 6 IO
D10 SPIA_CLK SPIA_CLK PADAG_CFG_REG 0x5A00 0018 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
EPWMB 1 O
I2C_SCL 2 IO
SPIB_CLK 3 IO
MDO_CLK 4 O
D11 SPIA_CS0_N SPIA_CS0_N PADAH_CFG_REG 0x5A00 001C 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
EPWMA 1 O
I2C_SDA 2 IO
SPIB_CS0_N 3 IO
MDO_D3 4 O
C11 SPIA_MISO SPIA_MISO PADAJ_CFG_REG 0x5A00 0024 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
GPIO_1 1 IO
EPWMA 2 O
SPIB_MISO 3 IO
MDO_D2 4 O
B12 SPIA_MOSI SPIA_MOSI PADAI_CFG_REG 0x5A00 0020 0 IO PU/PD オフ / オフ / オフ オフ / オフ / オフ
GPIO_0 1 IO
EPWMB 2 O
SPIB_MOSI 3 IO
MDO_D1 4 O
C12 TCK TCK PADAT_CFG_REG 0x5A00 004C 0 I PU/PD オフ / オフ / ダウン オン / オフ / ダウン
EPWMB 1 O
SPIB_CS1_N 2 IO
SPIB_MOSI 3 IO
MDO_D0 4 O
G11 TDI TDI PADAR_CFG_REG 0x5A00 0044 0 I PU/PD オフ / オフ / ダウン オン / オフ / ダウン
EPWMA 1 O
SPIB_CS0_N 2 IO
E11 TDO TDO PADAS_CFG_REG 0x5A00 0048 0 O PU/PD オフ / オフ / オフ オフ / SS / オフ
MDO_FRM_CLK 1 O
E12 TMS TMS PADAQ_CFG_REG 0x5A00 0040 0 I PU/PD オフ / オフ / アップ オン / オフ / アップ
WARM_RESET_OUT 1 O
SPIA_CS1_N 2 IO
SYNC_IN 3 I
SPIB_MISO 4 IO
SPIB_CLK 5 IO
RTC_CLK_IN 6 I
EPWM_SYNC_IN 7 I
EPWM_SYNC_OUT 8 O
L11 UARTA_RTS UART_RTS PADAW_CFG_REG 0x5A00 0058 0 O PU/PD オフ / オフ / オフ オフ / オフ / オフ
GPIO_6 1 IO
LIN_TX 2 O
SPIB_CLK 3 IO
WU_REQIN 4 I
EPWMA 5 O
RTC_CLK_IN 6 I
MDO_CLK 7 O
J11 UARTA_RX UARTA_RX PADAM_CFG_REG 0x5A00 0030 0 I PU/PD オフ / オフ / オフ オフ / オフ / オフ
GPIO_3 1 IO
LIN_RX 2 I
CAN_FD_RX 3 I
SYNC_IN 4 I
UARTB_RX 5 I
I2C_SDA 6 IO
MDO_D1 7 O
L12 UARTA_TX UARTA_TX PADAN_CFG_REG 0x5A00 0034 0 O PU/PD オフ / オフ / オフ オフ / オフ / オフ
LIN_TX 1 O
CAN_FD_TX 2 O
SPIB_MOSI 3 IO
WU_REQIN 4 I
UARTB_TX 5 O
I2C_SCL 6 IO
MDO_D2 7 O
(1) ボール番号：底面の各信号に関連付けられた底面側のボール番号。
(2) ボール名：パッケージ デバイスのメカニカル名 (名前は muxmode 0 に由来します)。
(3) 信号名：各ボールで多重化された信号の名前 (ボールの名前は muxmode 0 での信号名であることにも注意)。
(4) PINCNTL_REGISTER：PinMux 制御用 APPSS レジスタ名
(5) PINCNTL アドレス：PinMux 制御用 APPSS アドレス
(6) モード：多重化モード番号：このボール番号に対応する特定の信号名を選択するために PinMux 制御レジスタに書き込まれる値。モード列にはビット範囲値があります。
(7) タイプ：信号の種類と方向：
  • I = 入力
  • O = 出力
  • IO = 入出力
(8) プルアップ / ダウン タイプ：内部プルアップまたはプルダウン抵抗が存在することを示します。プルアップおよびプルダウン抵抗は、ソフトウェアによって有効化または無効化できます。
  • プルアップ：内部プルアップ
  • プルダウン：内部プルダウン
  • 空欄はプルアップ / ダウンがないことを意味します。
(9) RST 時のボールの状態：リセット時のボールの状態 (RX / TX / プル ステータス形式)
  • RX (入力バッファ)
    • オフ：入力バッファは無効です。
    • オン：入力バッファは有効です。
  • TX (出力バッファ)
    • オフ：出力バッファは無効です。
    • Low：出力バッファは有効であり、VOL を駆動します。
  • プル ステータス (内部プル抵抗)
    • オフ：内部プル抵抗はターンオフされています。
    • アップ：内部プルアップ抵抗がターンオンされています。
    • ダウン：内部プルダウン抵抗がターンオンされています。
    • NA：内部プル抵抗なし。
  • 空欄、または「-」は該当しないことを意味します。
(10) RST 後のボールの状態：リセット後のボールの状態 (RX / TX / プル ステータス形式)
  • RX (入力バッファ)
    • オフ：入力バッファは無効です。
    • オン：入力バッファは有効です。
  • TX (出力バッファ)
    • オフ：出力バッファは無効です。
    • SS：MUXMODE で選択されたサブシステムによって、出力バッファの状態が決まります。
  • プル ステータス (内部プル抵抗)
    • オフ：内部プル抵抗はターンオフされています。
    • アップ：内部プルアップ抵抗がターンオンされています。
    • ダウン：内部 プルダウン抵抗がターンオンされています。
    • NA：内部プル抵抗なし。
  • 空欄、NA、「-」は該当しないことを意味します。
(11) ピン多重化制御値はレジスタの下位 4 ビットに割り当てられています。