JAJSQF8B September   2024  – August 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1.     6
    2. 4.1  初期化、基板レベル テスト、デバッグ
    3. 4.2  V-by-One インターフェイスの入力データおよび制御
    4. 4.3  FPD-Link ポートの入力データおよび制御 (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    5. 4.4  DSI 入力データおよびクロック (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    6. 4.5  DMD SubLVDS インターフェイス
    7. 4.6  DMD リセットおよび低速インターフェイス
    8. 4.7  フラッシュ インターフェイス
    9. 4.8  ペリフェラル インターフェイス
    10. 4.9  GPIO ペリフェラル インターフェイス
    11. 4.10 クロックおよび PLL のサポート
    12. 4.11 電源およびグランド
    13. 4.12 I/O タイプのサブスクリプト定義
    14. 4.13 内部プルアップおよびプルダウンの特性
  6. 5 仕様
    1. 5.1  絶対最大定格
    2.     22
    3. 5.2  ESD 定格
    4. 5.3  推奨動作条件
    5. 5.4  熱に関する情報
    6. 5.5  電源の電気的特性
    7. 5.6  ピンの電気的特性
    8. 5.7  DMD SubLVDS インターフェイスの電気的特性
    9.     29
    10. 5.8  DMD 低速インターフェイスの電気的特性
    11.     31
    12. 5.9  V-by-One インターフェイスの電気的特性
    13. 5.10 USB の電気的特性
    14.     34
    15. 5.11 システム発振器のタイミング要件
    16.     36
    17. 5.12 電源およびリセットのタイミング要件
    18.     38
    19. 5.13 V-by-One インターフェイスの一般的なタイミング要件
    20.     40
    21. 5.14 フラッシュ インターフェイスのタイミング要件
    22.     42
    23. 5.15 ソース フレームのタイミング要件
    24.     44
    25. 5.16 同期シリアル ポート インターフェイスのタイミング要件
    26.     46
    27. 5.17 I2C インターフェイス タイミングの要件
    28. 5.18 プログラマブル出力クロックのタイミング要件
    29. 5.19 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    30.     50
    31. 5.20 DMD 低速インターフェイスのタイミング要件
    32.     52
    33. 5.21 DMD SubLVDS インターフェイスのタイミング要件
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力ソース
      2. 6.3.2 V-by-One インターフェイス
      3. 6.3.3 DMD (SubLVDS) インターフェイス
      4. 6.3.4 シリアル フラッシュ インターフェイス
      5. 6.3.5 GPIO のサポート機能
        1.       63
        2.       64
      6. 6.3.6 デバッグ サポート
  8. 7 電源に関する推奨事項
    1. 7.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 7.2 DMD 高速パーク制御 (PARKZ)
    3. 7.3 パワー マネージメント
    4. 7.4 ホットプラグの使用法
    5. 7.5 未使用の入力ソース インターフェイスの電源
    6. 7.6 電源
      1. 7.6.1 電源 DLPA3085 または DLPA3082
  9. 8 レイアウト
    1. 8.1 レイアウトのガイドライン
      1. 8.1.1 DLPC8445、DLPC8445V、または DLPC8455 リファレンスクロックのレイアウトガイドライン
        1. 8.1.1.1 水晶発振器の推奨構成
      2. 8.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 8.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 8.1.4 電源のレイアウト ガイドライン
    2. 8.2 熱に関する注意事項
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 デバイスの命名規則
      1. 9.5.1 デバイスのマーキング
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
      1. 9.8.1 ビデオ タイミング パラメータの定義
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.1 システムのパワーアップおよびパワーダウン シーケンス

コントローラは電源電圧ピンの配列を必要としますが、コントローラの損傷を避けるために、電源シーケンスの相対的な順序に制限はありません (これは、パワーアップとパワーダウンの両方のシナリオについても同様です)。コントローラでは、各電源のパワーアップとパワーダウンの間に最小遅延時間は必要ありません。電源をコントローラと共有するデバイス (PMIC や DMD など) には、追加の電源シーケンスルールが存在する場合があります。これらのデバイスにより、追加のシステム電源シーケンス要件が生じる場合があります。一般的な DLPC システムのコントローラパワーアップシーケンス、通常の PARK パワーダウンシーケンス、および高速 PARK パワーダウンシーケンスを下の図に示します。

DLPC8445 DLPC8445V DLPC8455 システム パワーアップ波形 (DLPA3085 または DLPA3082使用時)

t1：システムに供給される電力。他のすべての電圧レールは、システムの入力電源から供給されます。
t2：すべての電源は、指定された公称値の 95% に達します。HOST_IRQ は、オープン ドレイン出力です。
t3：RESETZ がデアサートされる (High になる) ポイント。これは自動初期化の開始を示します。
t4：HOST_IRQ が High になり、初期化が完了し、ホスト通信が開始できることを示します。
(a)：自動初期化をサポートするため、RESETZ 解除前に PARKZ と PROJ_ON を High にする必要があります。
(b)：tRAMP-UP-TOTAL、0.8V ランプ開始からすべての電源が安定するまでの最大時間。
(c)：tREFCLK、RESETZ 解除前にリファレンス クロックが安定していなければならない最小時間。
(d)：HOST_IRQ が High になり、自動初期化が完了したことが示されるまで、I2C アクティビティは開始できません。

図 7-1 システム パワーアップ波形 (DLPA3085 または DLPA3082使用時)
DLPC8445 DLPC8445V DLPC8455 通常パーク パワーダウン波形

t1：PROJ_ON が Low になり、 パワーダウン シーケンスが始まります。
t2：コントローラが DMD ミラー パーキング シーケンスを完了します。
t3：RESETZ がアサートされ、HOST_IRQ が High になります。
t4：コントローラ電源がすべてオフになり、放電されます。
t5：システム電源を安全に取り外すことができます。
(a)：PROJ_ON がデアサートされた (Low になった) 後の I2C アクティビティはサポートされません。
(b)：DMD ミラー パーキング シーケンスは、PROJ_ON がデアサートされる (Low になる) と始まります。
(c)：PROJ_ON がデアサートされた (Low になった) 後、DMD パーキングと電源が完全にパワーダウンする時間を確保するため、システムの入力電力を仕様内に維持することが推奨されます。
(d)：DLPA PMIC は、コントローラ電源のパワーダウン タイミングを制御します。

図 7-2 通常パーク パワーダウン波形
DLPC8445 DLPC8445V DLPC8455 高速パーク パワーダウン波形

t1：フォルトが検出され (この例では PMIC が UVLO 状態を検出)、PARKZ がアサートされ (Low になり)、DMD の高速パークを開始するようにコントローラに通知します。
t2：コントローラが高速パーク手順を終了します。
t3：RESETZ がアサートされると、コントローラはリセット状態になり、HOST_IRQ が解除されて High になります。
t4：最終的に、SYSPWR から派生した電源はすべて停止します。
(a)：DMD を損傷の可能性から保護するため、PARKZ がアサートされて (Low になって) から少なくとも 32μs の間、すべての電源と PLL_REFCLK を仕様内に維持する必要があります。
(b)：DMD には電源シーケンス要件があり、1.8V 電源のタイミング要件に影響を及ぼす可能性があります。詳細については、DMD のデータシートを参照してください。

図 7-3 高速パーク パワーダウン波形