JAJSQF8B September   2024  – August 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1.     6
    2. 4.1  初期化、基板レベル テスト、デバッグ
    3. 4.2  V-by-One インターフェイスの入力データおよび制御
    4. 4.3  FPD-Link ポートの入力データおよび制御 (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    5. 4.4  DSI 入力データおよびクロック (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    6. 4.5  DMD SubLVDS インターフェイス
    7. 4.6  DMD リセットおよび低速インターフェイス
    8. 4.7  フラッシュ インターフェイス
    9. 4.8  ペリフェラル インターフェイス
    10. 4.9  GPIO ペリフェラル インターフェイス
    11. 4.10 クロックおよび PLL のサポート
    12. 4.11 電源およびグランド
    13. 4.12 I/O タイプのサブスクリプト定義
    14. 4.13 内部プルアップおよびプルダウンの特性
  6. 5 仕様
    1. 5.1  絶対最大定格
    2.     22
    3. 5.2  ESD 定格
    4. 5.3  推奨動作条件
    5. 5.4  熱に関する情報
    6. 5.5  電源の電気的特性
    7. 5.6  ピンの電気的特性
    8. 5.7  DMD SubLVDS インターフェイスの電気的特性
    9.     29
    10. 5.8  DMD 低速インターフェイスの電気的特性
    11.     31
    12. 5.9  V-by-One インターフェイスの電気的特性
    13. 5.10 USB の電気的特性
    14.     34
    15. 5.11 システム発振器のタイミング要件
    16.     36
    17. 5.12 電源およびリセットのタイミング要件
    18.     38
    19. 5.13 V-by-One インターフェイスの一般的なタイミング要件
    20.     40
    21. 5.14 フラッシュ インターフェイスのタイミング要件
    22.     42
    23. 5.15 ソース フレームのタイミング要件
    24.     44
    25. 5.16 同期シリアル ポート インターフェイスのタイミング要件
    26.     46
    27. 5.17 I2C インターフェイス タイミングの要件
    28. 5.18 プログラマブル出力クロックのタイミング要件
    29. 5.19 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    30.     50
    31. 5.20 DMD 低速インターフェイスのタイミング要件
    32.     52
    33. 5.21 DMD SubLVDS インターフェイスのタイミング要件
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力ソース
      2. 6.3.2 V-by-One インターフェイス
      3. 6.3.3 DMD (SubLVDS) インターフェイス
      4. 6.3.4 シリアル フラッシュ インターフェイス
      5. 6.3.5 GPIO のサポート機能
        1.       63
        2.       64
      6. 6.3.6 デバッグ サポート
  8. 7 電源に関する推奨事項
    1. 7.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 7.2 DMD 高速パーク制御 (PARKZ)
    3. 7.3 パワー マネージメント
    4. 7.4 ホットプラグの使用法
    5. 7.5 未使用の入力ソース インターフェイスの電源
    6. 7.6 電源
      1. 7.6.1 電源 DLPA3085 または DLPA3082
  9. 8 レイアウト
    1. 8.1 レイアウトのガイドライン
      1. 8.1.1 DLPC8445、DLPC8445V、または DLPC8455 リファレンスクロックのレイアウトガイドライン
        1. 8.1.1.1 水晶発振器の推奨構成
      2. 8.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 8.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 8.1.4 電源のレイアウト ガイドライン
    2. 8.2 熱に関する注意事項
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 デバイスの命名規則
      1. 9.5.1 デバイスのマーキング
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
      1. 9.8.1 ビデオ タイミング パラメータの定義
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5.12 電源およびリセットのタイミング要件

自由空気での動作温度範囲内 (特に記述のない限り)
パラメータ最小値最大値単位
tRAMP-UP電源ランプアップ時間 (1)各電源のランプアップ時間：TOV × 10%～TOV × 90%、TOV = 標準動作電圧。10ms
18mv/µs
tRAMP-UP-TOTAL合計電源ランプアップ時間 (1)0.8V 電源、1.8V 電源、3.3V 電源がランプアップを完了する必要がある合計時間。ランプアップ時間：TOV × 10%～TOV × 90%、TOV = 標準動作電圧。100ms
tRAMP-DOWN電源ランプダウン時間 (1)各電源のランプダウン時間：TOV × 90%～TOV × 10%、TOV = 標準動作電圧。0ms
tw1パルス幅、非アクティブ Low、RESETZRESETZ 非アクティブ時間 50%～50% の リファレン スポイント (信号)100ms
tt1遷移時間、RESETZ tt1 = tƒ1 および tr1RESETZ の立ち上がり / 立ち下がり時間 (2) 20%～80% のリファレンス ポイント (信号)25μs
tPROJ_ONPROJ_ON 立ち下がり時間遅延いずれかの電源が 80% 以下になるまでの PROJ_ON の立ち下がり遅延時間10ms
tREFCLKAREFCLK の安定までの時間 (3)POSENSE の前の REFLCKA の安定までの時間1ms
(1) すべての 0.8V 電源は同じソースから供給されるものと想定されますが、一部の電源はコントローラーに入る前に追加のフィルタリングが行われます。このため、これらの電源は (フィルタリングによる違いを除けば) 一緒にランプすることが想定されています。1.8V 電源と 3.3V 電源についても、これと同じことが言えます。
(2) この信号のノイズがヒステリシス スレッショルドを下回っている限りということです。
(3) この遅延要件パラメータは REFCLK 発振器の設計によって定義され、電源がランプアップし、安定した外部リファレンスが供給された後、RESETZ が解除される前に、内部発振器がロックするのに必要な最小時間を定義します。