JAJSVL4A October   2024  – May 2026 TAA3040

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件：I2C インターフェイス
    7. 5.7  スイッチング特性：I2C インターフェイス
    8. 5.8  タイミング要件：SPI インターフェイス
    9. 5.9  スイッチング特性：SPI
    10. 5.10 タイミング要件：TDM、I2S または LJ インターフェイス
    11. 5.11 スイッチング特性：TDM、I2S または LJ インターフェイス
    12. 5.12 タイミング要件：PDM デジタル マイクロフォン インターフェイス
    13. 5.13 スイッチング特性：PDM デジタル マイクロフォン インターフェイス
    14. 5.14 タイミング図
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 シリアル インターフェイス
        1. 6.3.1.1 制御シリアル インターフェイス
        2. 6.3.1.2 オーディオ シリアル インターフェイス
          1. 6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス
          2. 6.3.1.2.2 I2S (Inter IC Sound) インターフェイス
          3. 6.3.1.2.3 左揃え (LJ) インターフェイス
        3. 6.3.1.3 共有バスで複数のデバイスを使用
      2. 6.3.2 フェーズ ロック ループ (PLL) とクロック生成
      3. 6.3.3 入力チャネルの構成
      4. 6.3.4 基準電圧
      5. 6.3.5 プログラム可能なマイクロフォン バイアス
      6. 6.3.6 シグナル チェーン処理
        1. 6.3.6.1 プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
        2. 6.3.6.2 プログラム可能なチャネル ゲイン較正
        3. 6.3.6.3 プログラム可能なチャネル位相較正
        4. 6.3.6.4 プログラム可能なデジタル ハイパス フィルタ
        5. 6.3.6.5 プログラム可能なデジタル バイクワッド フィルタ
        6. 6.3.6.6 プログラム可能なチャネル サマーおよびデジタル ミキサ
        7. 6.3.6.7 構成可能なデジタル デシメーション フィルタ
          1. 6.3.6.7.1 線形位相フィルタ
            1. 6.3.6.7.1.1 サンプリング レート：8 kHz または 7.35 kHz
            2. 6.3.6.7.1.2 サンプリング レート：16 kHz または 14.7 kHz
            3. 6.3.6.7.1.3 サンプリング レート：24 kHz または 22.05 kHz
            4. 6.3.6.7.1.4 サンプリング レート：32 kHz または 29.4 kHz
            5. 6.3.6.7.1.5 サンプリング レート：48 kHz または 44.1 kHz
            6. 6.3.6.7.1.6 サンプリング レート：96 kHz または 88.2 kHz
            7. 6.3.6.7.1.7 サンプリング レート：192 kHz または 176.4 kHz
            8. 6.3.6.7.1.8 サンプリング レート：384 kHz または 352.8 kHz
            9. 6.3.6.7.1.9 サンプリング レート：768kHz または 705.6kHz
          2. 6.3.6.7.2 低レイテンシ フィルタ
            1. 6.3.6.7.2.1 サンプリング レート：16 kHz または 14.7 kHz
            2. 6.3.6.7.2.2 サンプリング レート：24 kHz または 22.05 kHz
            3. 6.3.6.7.2.3 サンプリング レート：32 kHz または 29.4 kHz
            4. 6.3.6.7.2.4 サンプリング レート：48 kHz または 44.1 kHz
            5. 6.3.6.7.2.5 サンプリング レート：96 kHz または 88.2 kHz
            6. 6.3.6.7.2.6 サンプリング レート：192kHz または 176.4kHz
          3. 6.3.6.7.3 超低レイテンシ フィルタ
            1. 6.3.6.7.3.1 サンプリング レート：16 kHz または 14.7 kHz
            2. 6.3.6.7.3.2 サンプリング レート：24 kHz または 22.05 kHz
            3. 6.3.6.7.3.3 サンプリング レート：32 kHz または 29.4 kHz
            4. 6.3.6.7.3.4 サンプリング レート：48 kHz または 44.1 kHz
            5. 6.3.6.7.3.5 サンプリング レート：96 kHz または 88.2 kHz
            6. 6.3.6.7.3.6 サンプリング レート：192kHz または 176.4kHz
            7. 6.3.6.7.3.7 サンプリング レート：384kHz または 352.8kHz
      7. 6.3.7 自動ゲイン コントローラ (AGC)
      8. 6.3.8 デジタル PDM マイクロフォン録音チャネル
      9. 6.3.9 割り込み、ステータス、およびデジタル I/O ピンの多重化
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ハードウェア シャットダウン
      2. 6.4.2 スリープ モードまたはソフトウェア シャットダウン
      3. 6.4.3 アクティブ モード
      4. 6.4.4 ソフトウェア リセット
    5. 6.5 プログラミング
      1. 6.5.1 制御シリアル インターフェイス
        1. 6.5.1.1 I2C 制御インターフェイス
          1. 6.5.1.1.1 一般的な I2C の動作
          2. 6.5.1.1.2 I2C のシングル バイトおよびマルチ バイト転送
            1. 6.5.1.1.2.1 I2C のシングル バイト書き込み
            2. 6.5.1.1.2.2 I2C のマルチ バイト書き込み
            3. 6.5.1.1.2.3 I2C のシングル バイト読み出し
            4. 6.5.1.1.2.4 I2C のマルチ バイト読み出し
        2. 6.5.1.2 SPI 制御インターフェイス
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成レジスタ
      1. 7.1.1 レジスタの説明
        1. 7.1.1.1  PAGE_CFG レジスタ (ページ=0x00、アドレス=0x00) [リセット=0h]
        2. 7.1.1.2  SW_RESET レジスタ (ページ=0x00、アドレス=0x01) [リセット=0h]
        3. 7.1.1.3  SLEEP_CFG レジスタ (ページ=0x00、アドレス=0x02) [リセット=0h]
        4. 7.1.1.4  SHDN_CFG レジスタ (ページ=0x00、アドレス=0x05) [リセット=5h]
        5. 7.1.1.5  ASI_CFG0 レジスタ (ページ=0x00、アドレス=0x07) [リセット=30h]
        6. 7.1.1.6  ASI_CFG1 レジスタ (ページ=0x00、アドレス=0x08) [リセット=0h]
        7. 7.1.1.7  ASI_CFG2 レジスタ (ページ=0x00、アドレス=0x09) [リセット=0h]
        8. 7.1.1.8  ASI_CH1 レジスタ (ページ=0x00、アドレス=0x0B) [リセット=0h]
        9. 7.1.1.9  ASI_CH2 レジスタ (ページ=0x00、アドレス=0x0C) [リセット=1h]
        10. 7.1.1.10 ASI_CH3 レジスタ (ページ=0x00、アドレス=0x0D) [リセット=2h]
        11. 7.1.1.11 ASI_CH4 レジスタ (ページ=0x00、アドレス=0x0E) [リセット=3h]
        12. 7.1.1.12 ASI_CH5 レジスタ (ページ=0x00、アドレス=0x0F) [リセット=4h]
        13. 7.1.1.13 ASI_CH6 レジスタ (ページ=0x00、アドレス=0x10) [リセット=5h]
        14. 7.1.1.14 ASI_CH7 レジスタ (ページ=0x00、アドレス=0x11) [リセット=6h]
        15. 7.1.1.15 ASI_CH8 レジスタ (ページ=0x00、アドレス=0x12) [リセット=7h]
        16. 7.1.1.16 MST_CFG0 レジスタ (ページ=0x00、アドレス=0x13) [リセット=2h]
        17. 7.1.1.17 MST_CFG1 レジスタ (ページ=0x00、アドレス=0x14) [リセット=48h]
        18. 7.1.1.18 ASI_STS レジスタ (ページ=0x00、アドレス=0x15) [リセット=FFh]
        19. 7.1.1.19 CLK_SRC レジスタ (ページ=0x00、アドレス=0x16) [リセット=10h]
        20. 7.1.1.20 PDMCLK_CFG レジスタ (ページ=0x00、アドレス=0x1F) [リセット=40h]
        21. 7.1.1.21 PDMIN_CFG レジスタ (ページ=0x00、アドレス=0x20) [リセット=0h]
        22. 7.1.1.22 GPIO_CFG0 レジスタ (ページ=0x00、アドレス=0x21) [リセット=22h]
        23. 7.1.1.23 GPO_CFG0 レジスタ (ページ=0x00、アドレス=0x22) [リセット=0h]
        24. 7.1.1.24 GPO_CFG1 レジスタ (ページ=0x00、アドレス=0x23) [リセット=0h]
        25. 7.1.1.25 GPO_CFG2 レジスタ (ページ=0x00、アドレス=0x24) [リセット=0h]
        26. 7.1.1.26 GPO_CFG3 レジスタ (ページ=0x00、アドレス=0x25) [リセット=0h]
        27. 7.1.1.27 GPO_VAL レジスタ (ページ=0x00、アドレス=0x29) [リセット=0h]
        28. 7.1.1.28 GPIO_MON レジスタ (ページ=0x00、アドレス=0x2A) [リセット=0h]
        29. 7.1.1.29 GPI_CFG0 レジスタ (ページ=0x00、アドレス=0x2B) [リセット=0h]
        30. 7.1.1.30 GPI_CFG1 レジスタ (ページ=0x00、アドレス=0x2C) [リセット=0h]
        31. 7.1.1.31 GPI_MON レジスタ (ページ=0x00、アドレス=0x2F) [リセット=0h]
        32. 7.1.1.32 INT_CFG レジスタ (ページ=0x00、アドレス=0x32) [リセット=0h]
        33. 7.1.1.33 INT_MASK0 レジスタ (ページ=0x00、アドレス=0x33) [リセット=FFh]
        34. 7.1.1.34 INT_LTCH0 レジスタ (ページ=0x00、アドレス=0x36) [リセット=0h]
        35. 7.1.1.35 BIAS_CFG レジスタ (ページ=0x00、アドレス=0x3B) [リセット=0h]
        36. 7.1.1.36 CH1_CFG0 レジスタ (ページ=0x00、アドレス=0x3C) [リセット=0h]
        37. 7.1.1.37 CH1_CFG1 レジスタ (ページ=0x00、アドレス=0x3D) [リセット=0h]
        38. 7.1.1.38 CH1_CFG2 レジスタ (ページ=0x00、アドレス=0x3E) [リセット=C9h]
        39. 7.1.1.39 CH1_CFG3 レジスタ (ページ=0x00、アドレス=0x3F) [リセット=80h]
        40. 7.1.1.40 CH1_CFG4 レジスタ (ページ=0x00、アドレス=0x40) [リセット=0h]
        41. 7.1.1.41 CH2_CFG0 レジスタ (ページ=0x00、アドレス=0x41) [リセット=0h]
        42. 7.1.1.42 CH2_CFG1 レジスタ (ページ=0x00、アドレス=0x42) [リセット=0h]
        43. 7.1.1.43 CH2_CFG2 レジスタ (ページ=0x00、アドレス=0x43) [リセット=C9h]
        44. 7.1.1.44 CH2_CFG3 レジスタ (ページ=0x00、アドレス=0x44) [リセット=80h]
        45. 7.1.1.45 CH2_CFG4 レジスタ (ページ=0x00、アドレス=0x45) [リセット=0h]
        46. 7.1.1.46 CH3_CFG0 レジスタ (ページ=0x00、アドレス=0x46) [リセット=0h]
        47. 7.1.1.47 CH3_CFG1 レジスタ (ページ=0x00、アドレス=0x47) [リセット=0h]
        48. 7.1.1.48 CH3_CFG2 レジスタ (ページ=0x00、アドレス=0x48) [リセット=C9h]
        49. 7.1.1.49 CH3_CFG3 レジスタ (ページ=0x00、アドレス=0x49) [リセット=80h]
        50. 7.1.1.50 CH3_CFG4 レジスタ (ページ=0x00、アドレス=0x4A) [リセット=0h]
        51. 7.1.1.51 CH4_CFG0 レジスタ (ページ=0x00、アドレス=0x4B) [リセット=0h]
        52. 7.1.1.52 CH4_CFG1 レジスタ (ページ=0x00、アドレス=0x4C) [リセット=0h]
        53. 7.1.1.53 CH4_CFG2 レジスタ (ページ=0x00、アドレス=0x4D) [リセット=C9h]
        54. 7.1.1.54 CH4_CFG3 レジスタ (ページ=0x00、アドレス=0x4E) [リセット=80h]
        55. 7.1.1.55 CH4_CFG4 レジスタ (ページ=0x00、アドレス=0x4F) [リセット=0h]
        56. 7.1.1.56 CH5_CFG2 レジスタ (ページ=0x00、アドレス=0x52) [リセット=C9h]
        57. 7.1.1.57 CH5_CFG3 レジスタ (ページ=0x00、アドレス=0x53) [リセット=80h]
        58. 7.1.1.58 CH5_CFG4 レジスタ (ページ=0x00、アドレス=0x54) [リセット=0h]
        59. 7.1.1.59 CH6_CFG2 レジスタ (ページ=0x00、アドレス=0x57) [リセット=C9h]
        60. 7.1.1.60 CH6_CFG3 レジスタ (ページ=0x00、アドレス=0x58) [リセット=80h]
        61. 7.1.1.61 CH6_CFG4 レジスタ (ページ=0x00、アドレス=0x59) [リセット=0h]
        62. 7.1.1.62 CH7_CFG2 レジスタ (ページ=0x00、アドレス=0x5C) [リセット=C9h]
        63. 7.1.1.63 CH7_CFG3 レジスタ (ページ=0x00、アドレス=0x5D) [リセット=80h]
        64. 7.1.1.64 CH7_CFG4 レジスタ (ページ=0x00、アドレス=0x5E) [リセット=0h]
        65. 7.1.1.65 CH8_CFG2 レジスタ (ページ=0x00、アドレス=0x61) [リセット=C9h]
        66. 7.1.1.66 CH8_CFG3 レジスタ (ページ=0x00、アドレス=0x62) [リセット=80h]
        67. 7.1.1.67 CH8_CFG4 レジスタ (ページ=0x00、アドレス=0x63) [リセット=0h]
        68. 7.1.1.68 DSP_CFG0 レジスタ (ページ=0x00、アドレス=0x6B) [リセット=1h]
        69. 7.1.1.69 DSP_CFG1 レジスタ (ページ=0x00、アドレス=0x6C) [リセット=40h]
        70. 7.1.1.70 AGC_CFG0 レジスタ (ページ=0x00、アドレス=0x70) [リセット=E7h]
        71. 7.1.1.71 IN_CH_EN レジスタ (ページ=0x00、アドレス=0x73) [リセット=F0h]
        72. 7.1.1.72 ASI_OUT_CH_EN レジスタ (ページ=0x00、アドレス=0x74) [リセット=0h]
        73. 7.1.1.73 PWR_CFG レジスタ (ページ=0x00、アドレス=0x75) [リセット=0h]
        74. 7.1.1.74 DEV_STS0 レジスタ (ページ=0x00、アドレス=0x76) [リセット=0h]
        75. 7.1.1.75 DEV_STS1 レジスタ (ページ=0x00、アドレス=0x77) [リセット=80h]
        76. 7.1.1.76 I2C_CKSUM レジスタ (ページ=0x00、アドレス=0x7E) [リセット=0h]
    2. 7.2 プログラム可能な係数レジスタ
      1. 7.2.1 プログラム可能な係数レジスタ：ページ=0x02
      2. 7.2.2 プログラム可能な係数レジスタ：ページ=0x03
      3. 7.2.3 プログラム可能な係数レジスタ：ページ=0x04
  9. 8 アプリケーションと実装
    1. 8.1 使用上の注意
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 4 チャネルのアナログ マイクロフォン録音
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 EVM セットアップ用のデバイス レジスタ構成スクリプトの例
      2. 8.2.2 8 チャネルのデジタル PDM マイクロフォン録音
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
          1. 8.2.2.2.1 EVM セットアップ用のデバイス レジスタ構成スクリプトの例
    3. 8.3 推奨事項および禁止事項
      1. 8.3.1 182
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 商標
    3. 9.3 静電気放電に関する注意事項
    4. 9.4 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ オプション
      1. 11.1.1 パッケージ情報
      2. 11.1.2 テープおよびリール情報

8.2.1.2 詳細な設計手順

このセクションでは、この特定のアプリケーション用に TAA3040 を設定するために必要な手順について説明します。以下の手順では、デバイスに電源を投入してから、デバイスからデータを読み取るか、または 1 つのモードから別の動作モードに移行するまでの間に実行する必要がある一連の項目を示します。

  1. ボードに電源を供給します。
    1. IOVDD と AVDD 電源を電源オンにし、SHDNZ ピンの電圧を Low に維持します
    2. この時点で、デバイスがハードウェア シャットダウン モード (超ローパワー モード < 1µA) に移行します
  2. ハードウェア シャットダウン モードからスリープ モード (またはソフトウェア シャットダウン モード) に遷移します。
    1. IOVDD と AVDD 電源が定常状態の動作電圧に安定している場合のみ、SHDNZ を解放します
    2. デバイスが内部レジスタを初期化できるよう、少なくとも 1 ミリ秒待ちます
    3. デバイスがスリープ モードに移行します（低消費電力モード < 10µA）
  3. 録音動作に必要な場合に次のようにスリープ モードからアクティブ モードに遷移します。
    1. P0_R2 に書き込んでスリープ モードを無効にすることで、デバイスを起動します
    2. デバイスが内部ウェイクアップ シーケンスを完了できるように、少なくとも 1 ミリ秒待ちます
    3. 必要に応じて、デフォルトの構成レジスタまたはプログラム可能な係数値を上書きします (このステップはオプションです)
    4. P0_R115 に書き込んで、必要なすべての入力チャネルを有効にします
    5. P0_R116 に書き込むことで、必要なオーディオ シリアル インターフェースの出力チャンネルをすべて有効にします
    6. P0_R117 に書き込んで ADC、MICBIAS、および PLL を起動します
    7. 希望する出力サンプル レートと BCLK と FSYNC の比率で FSYNC と BCLK を適用します。

      この特定のステップは、ステップ a 以降のシーケンスの任意の時点で実行できます。

      サポートされているサンプル レートと BCLK 対 FSYNC 比については、セクション 6.3.2 セクションを参照してください。

    8. デバイスの記録データは、TDM オーディオ シリアル データ バス経由でホスト プロセッサへ送信されます
  4. 低消費電力動作のためにシステムの必要に応じて、アクティブ モードからスリープ モードに（再度）遷移します。
    1. P0_R2 に書き込んでスリープ モードに移行し、スリープ モードをイネーブルにします
    2. ボリュームが下降し、すべてのブロックがパワーダウンするまで、少なくとも 6ms（FSYNC = 48kHz のとき）待ちます
    3. P0_R119 を読み出して、デバイスのシャットダウンおよびスリープ モードのステータスを確認します
    4. デバイス P0_R119_D7 のステータス ビットが 1'b1 の場合、システム内の FSYNC と BCLK を停止します
    5. この時点で、デバイスはスリープ モード（低消費電力モード < 10µA）に移行し、すべてのレジスタ値が保持されます
  5. 記録動作に必要な場合に、スリープ モードからアクティブ モードに（再度）遷移します。
    1. P0_R2 に書き込んでスリープ モードを無効にすることで、デバイスを起動します
    2. デバイスが内部ウェイクアップ シーケンスを完了できるように、少なくとも 1 ミリ秒待ちます
    3. 希望する出力サンプル レートと BCLK と FSYNC の比率で FSYNC と BCLK を適用します。
    4. デバイスの記録データは、TDM オーディオ シリアル データ バス経由でホスト プロセッサへ送信されます
  6. モードを遷移する必要がある場合は、手順 4 ～ 5 を繰り返します
  7. SHDNZ ピンを Low にアサートして、ハードウェア シャットダウン モードに移行します (再度)
  8. ハードウェア シャットダウン モードを終了するには、手順 2 以降に従います (再度)