JAJSVM6 November   2024 TLC6989

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 熱に関する情報
    4. 6.4 推奨動作条件
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 スイッチング特性
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 内部発振器およびクロック
        1. 7.3.1.1 システム クロック
        2. 7.3.1.2 連続クロック シリアル インターフェイス (CCSI) クロック
      2. 7.3.2 連続クロック シリアル インターフェイス (CCSI)
        1. 7.3.2.1 コマンド フォーマット
        2. 7.3.2.2 コマンドの認識および同期化
        3. 7.3.2.3 CCSI コマンド キュー
        4. 7.3.2.4 CCSI のスタート ビットと検査ビットの挿入と除去
      3. 7.3.3 FIFO
        1. 7.3.3.1 FIFO レベルおよびデータ レディ (DRDY) 割り込み
        2. 7.3.3.2 FIFO クリアランス
      4. 7.3.4 診断
        1. 7.3.4.1  低電圧誤動作防止
        2. 7.3.4.2  発振器フォルト診断
        3. 7.3.4.3  SPI 通信喪失
        4. 7.3.4.4  SPI 通信エラー
          1. 7.3.4.4.1 リセット タイマー
          2. 7.3.4.4.2 チップ セレクト (CS) リセット
          3. 7.3.4.4.3 CRC 誤差
          4. 7.3.4.4.4 レジスタ書き込みエラー
        5. 7.3.4.5  CCSI 通信喪失
          1. 7.3.4.5.1 SIN 固着診断
        6. 7.3.4.6  CCSI 通信エラー
          1. 7.3.4.6.1 CHECK ビット エラー
          2. 7.3.4.6.2 データ整合性診断
          3. 7.3.4.6.3 CCSI コマンド キュー オーバーフロー
        7. 7.3.4.7  FIFO 診断
          1. 7.3.4.7.1 TXFIFO オーバーフロー
          2. 7.3.4.7.2 TXFIFO アンダーフロー
          3. 7.3.4.7.3 TXFIFO シングル エラー検出 (SED)
          4. 7.3.4.7.4 RXFIFO オーバーフロー
          5. 7.3.4.7.5 RXFIFO アンダーフロー
          6. 7.3.4.7.6 RXFIFO シングル エラー検出 (SED)
        8. 7.3.4.8  OTP CRC エラー
        9. 7.3.4.9  フォルト マスク
        10. 7.3.4.10 診断表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電源なし
      2. 7.4.2 初期化状態
      3. 7.4.3 NORMAL 状態
      4. 7.4.4 FAILSAFE 状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI データの有効性
      2. 7.5.2 チップ セレクト (CS) および SPI リセット制御
      3. 7.5.3 SPI コマンド フォーマット
      4. 7.5.4 SPI コマンドの詳細
    6. 7.6 デバイスのレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 プログラミング手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

6.6 タイミング要件

パラメータ テスト条件 最小値 公称値 最大値 単位
fSCLK,NORMAL NORMAL 状態での SCLK クロック周波数 20 MHz
fSCLK,INIT INIT 状態での SCLK クロック周波数 5 MHz
tLEAD,CS 遅延時間、CS 立ち下がりエッジから最初の SCLK 立ち上がりエッジまで 15 ns
tLAG,CS 遅延時間、最後の SCLK 立ち下がりエッジから CS 立ち上がりエッジまで 5 ns
tSU,SDI SCLK 立ち上がりエッジまでの SDI 入力データ セットアップ時間 10 ns
tHD,SDI SCLK 立ち上がりエッジ後の SDI 入力データ ホールド時間 5 ns
twh,CS パルス幅、CS high 40 ns
tSU,SIN CLK_O 立ち上がりエッジと立ち下がりエッジまでの SIN 入力データ セットアップ時間 10 ns
tHD,SIN CLK_O 立ち上がりエッジと立ち下がりエッジ後の SIN 入力データ ホールド時間 2 ns