JAJSVQ6B November   2024  – January 2025 DRV81004-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
      1. 5.5.1 SPI のタイミング要件
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 コントロールピン
        1. 6.3.1.1 入力ピン：
        2. 6.3.1.2 nSLEEP ピン
      2. 6.3.2 電源
        1. 6.3.2.1 動作モード
          1. 6.3.2.1.1 パワーアップ
          2. 6.3.2.1.2 スリープ モード
          3. 6.3.2.1.3 アイドル モード
          4. 6.3.2.1.4 アクティブ モード
          5. 6.3.2.1.5 リンプ ホーム モード
          6. 6.3.2.1.6 リセット条件
      3. 6.3.3 電力段
        1. 6.3.3.1 スイッチング抵抗性負荷
        2. 6.3.3.2 誘導性出力クランプ
        3. 6.3.3.3 最大負荷インダクタンス
        4. 6.3.3.4 並列でのチャネル スイッチング
      4. 6.3.4 保護および診断機能
        1. 6.3.4.1 VM の低電圧
        2. 6.3.4.2 過電流保護
        3. 6.3.4.3 過熱保護機能
        4. 6.3.4.4 過熱警告
        5. 6.3.4.5 リンプ ホーム モードでの過熱および過電流保護
        6. 6.3.4.6 逆極性保護
        7. 6.3.4.7 過電圧保護
        8. 6.3.4.8 出力ステータス モニタ
      5. 6.3.5 SPI 通信
        1. 6.3.5.1 SPI 信号の説明
          1. 6.3.5.1.1 チップ セレクト (nSCS)
            1. 6.3.5.1.1.1 ロジック High からロジック Low への遷移
            2. 6.3.5.1.1.2 ロジック Low からロジック High への遷移
          2. 6.3.5.1.2 シリアル クロック (SCLK)
          3. 6.3.5.1.3 シリアル入力 (SDI)
          4. 6.3.5.1.4 シリアル出力 (SDO)
        2. 6.3.5.2 デイジー チェーン機能
        3. 6.3.5.3 SPI プロトコル
        4. 6.3.5.4 SPI レジスタ
          1. 6.3.5.4.1  標準診断レジスタ
          2. 6.3.5.4.2  出力制御レジスタ
          3. 6.3.5.4.3  入力 0 マッピング レジスタ
          4. 6.3.5.4.4  入力 1 マッピング レジスタ
          5. 6.3.5.4.5  入力ステータス モニタ レジスタ
          6. 6.3.5.4.6  開放負荷電流制御レジスタ
          7. 6.3.5.4.7  出力ステータス モニタ レジスタ
          8. 6.3.5.4.8  構成レジスタ
          9. 6.3.5.4.9  出力クリア ラッチ レジスタ
          10. 6.3.5.4.10 設定レジスタ 2
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 代表的なアプリケーション
      2. 7.1.2 推奨外付け部品
      3. 7.1.3 アプリケーションのプロット
    2. 7.2 レイアウト
      1. 7.2.1 レイアウトのガイドライン
      2. 7.2.2 パッケージ フットプリントの互換性
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 商標
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

5.1 絶対最大定格

T J =- 40 °C ～ 150 °C、すべてのグランドを基準とした電圧、ピンに流れ込む正電流 (特に記述のない限り)
最小値最大値単位

VM

アナログ電源電圧

-0.3

42

V

VDD

デジタル電源電圧

-0.3

5.75

V

VM_LD

ロードダンプ保護の電源電圧

42

V

VM_SC

短絡保護の電源電圧

0

28

V

-VM_REV

逆極性電圧、TJ(0) = 25 °C、t≤2 最小値、RL = 70Ω をすべてのチャネルで実現

-

18

V

IVM

VM ピンを流れる電流、t≤2 最小値

-10

10

mA

|IL|

負荷電流、シングルチャネル

-

IL_OCP0

A

VDS

パワー FET の電圧

-0.3

42

V

EAS最大エネルギー消費の単一パルス、TJ(0) = 25 °C、IL(0) = 2*IL_EAR

-

50

mJ

EAS最大エネルギー消費の単一パルス、TJ(0) = 150 °C、IL(0) = 400mA

-

25

mJ

EAR反復パルスの最大エネルギー散逸 -IL_EAR, 2*106 cycles、TJ(0) = 85 °C、IL(0) = IL_EAR

-

10

mJ

VI

IN0、IN1、nSCS、SCLK、SDI の各ピンの電圧

-0.3

5.75

V

VnSLEEP

nSLEEP ピンの電圧

-0.3

42

V

VSDOSDO ピンの電圧-0.3VDD + 0.3

V

TA

周囲温度

-40

125

℃

TJ

接合部温度

-40

150

℃

Tstg保存温度

-55

150

℃

  • 短絡保護機能は、28V を超える短絡インダクタンス< 1μHをサポートしていません

  • ロードダンプは、tON = 400ms、tON/tOFF = 10%、100 パルスに制限されています。

  • 逆極性の場合、すべてのチャネルで TJ (0) = 25 °C、t≤2 最小値、RL = 70 Ω です。デバイスは JEDEC JESD51-2、-5、-7 に従って自然対流の FR4 2s2p 基板に実装されています。製品 (Chip + パッケージ) は、2 つの内銅層 (2 * 70 μ m Cu、2 * 35 μ m Cu) を持つ 76.2 * 114.3 * 1.5mm 基板上でシミュレーションされました。該当する場合、露出パッドの下のサーマルビアアレイが最初の内側の銅層に接触しています。

  • 最大エネルギー消費を得るために、パルス形状は誘導性スイッチオフを表します。IL(t) = IL(0) x (1 - t / tpulse); 0 < t < tpulse。

  • 「絶対最大定格」の範囲外の動作は、デバイスの永続的な損傷の原因となる可能性があります。「絶対最大定格」は、これらの条件において、または「推奨動作条件」に示された値を超える他のいかなる条件でも、本製品が正しく動作することを意味するものではありません。「絶対最大定格」の範囲内であっても「推奨動作条件」の範囲外で使用すると、デバイスが完全に機能しない可能性があり、デバイスの信頼性、機能、性能に影響を及ぼし、デバイスの寿命を縮める可能性があります。

  • 故障状態は、「通常の動作範囲外」と見なされます。