JAJSVT4A September   2024  – September 2025 TPS37100-Q1

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 タイミング要件
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 入力電圧 (VDD)
        1. 7.3.1.1 低電圧誤動作防止 (VPOR < VDD < UVLO)
        2. 7.3.1.2 パワーオン リセット (VDD < VPOR)
      2. 7.3.2 SENSE
        1. 7.3.2.1 可変電圧スレッショルド
        2. 7.3.2.2 SENSE ヒステリシス
        3. 7.3.2.3 逆極性保護
      3. 7.3.3 出力ロジック構成
        1. 7.3.3.1 オープン ドレイン
        2. 7.3.3.2 アクティブ Low (OUT A および OUT B)
      4. 7.3.4 ユーザーがプログラム可能なリリース時間遅延
        1. 7.3.4.1 デアサート時間遅延の構成
      5. 7.3.5 ユーザーがプログラム可能なセンス遅延
        1. 7.3.5.1 センス時間遅延の構成
      6. 7.3.6 アナログ出力
      7. 7.3.7 内蔵セルフ テスト
        1. 7.3.7.1 ラッチ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1：オフ バッテリの監視
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電力散逸とデバイス動作
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
      3. 8.4.3 沿面距離
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5 ピン構成および機能

TPS37100-Q1 TPS37102-Q1 DYY パッケージ 14ピン SOT-23、TPS37100-Q1 (上面図)図 5-1 DYY パッケージ
14ピン SOT-23、TPS37100-Q1 (上面図)
TPS37100-Q1 TPS37102-Q1 DYY パッケージ14ピン SOT-23、TPS37102-Q1 (上面図) 製品プレビュー図 5-2 DYY パッケージ
14ピン SOT-23、TPS37102-Q1 (上面図) 製品プレビュー
表 5-1 ピンの機能
ピンTPS37100-Q1TPS37102-Q1I/O説明
名称番号番号
VDD11I入力電源電圧：電源電圧ピン。ノイズの多いシステムでは、0.1µF コンデンサを使用して GND にバイパスします。
SENSE33Iセンス電圧：このピンは、監視が必要な電源レールに接続します。詳細については、セクション 7.3.2 を参照してください。センシング トポロジ：過電圧 (OV) または低電圧 (UV) またはウィンドウ (OV + UV)
OUT A55O出力 A：OUT A のアサートは、セクション 4 に示す構成によって異なります。過電圧および低電圧動作の詳細については、セクション 7.3.2 を参照してください。アクティブ Low、オープン ドレイン出力には、外付けのプルアップ抵抗が必要です。オープンドレイン出力の詳細については、セクション 7.3.3 を参照してください。出力トポロジ：オープン ドレイン アクティブ Low
OUT B77O出力 B：セクション 4 に示すように、OUT B がアサートされます。過電圧および低電圧動作の詳細については、セクション 7.3.2 を参照してください。アクティブ Low、オープン ドレイン出力には、外付けのプルアップ抵抗が必要です。オープンドレイン出力の詳細については、セクション 7.3.3 を参照してください。出力トポロジ：オープン ドレイン アクティブ Low
BIST-8O内蔵セルフ テスト：BIST は、BIST_EN ピンにロジック High 入力が発生するとアサートされ、内部 BIST テストが開始されます。BIST が正常に完了したことを示すため、tBIST の後、BIST は回復します。BIST 中に障害が発生した場合、BIST は tBIST よりも長い時間アサートされたままになります。BIST アクティブ low、オープン ドレインリリース出力には、外付けのプルアップ抵抗が必要です。詳細については、セクション 7.3.7 を参照してください。
GND99-グランド。GND ピンは、基板のグランドに電気的に接続する必要があります。
AOUT1010Oアナログ出力：AOUT の出力は、SENSE ピンからスケーリングされた電圧です。TPS37100-Q1 は、AEN ピンでアナログ出力をイネーブルまたはディスエーブルにできます。TPS37102-Q1 はアナログ出力をイネーブルまたはディスエーブルすることはできず、表 4-1に示すデフォルト構成です。出力の安定性を確保するには、AOUT に 0.1µF が必要です。詳細については、セクション 7.3.6 を参照してください。
AEN11-Iアナログ出力のイネーブル：AOUT ピンをイネーブルまたはディスエーブルにします。ロジック High にすると、AOUT がイネーブルになります。ロジック Low にすると、AOUT がディセーブルになります。AEN には 100kΩ 内部プルダウン抵抗があります。
BIST_EN-11I内蔵セルフ テストがイネーブル：BIST を開始するには、BIST_EN で立ち上がりエッジ入力が発生する必要があります。セクション 4 に示す構成でラッチがイネーブルのバリアントについては、BIST_EN は、OUT A でラッチをイネーブルまたはディセーブルにします。詳細については、セクション 7.3.7 を参照してください。
CTR1212-解放時間遅延：CTR 対応出力の OUT A および OUT B に対して、ユーザーが設定可能なリリース時間遅延。 外付けのコンデンサを接続すると遅延時間を調整でき、ピンをフローティングにすると最短の遅延となります。詳細については、セクション 7.3.4 を参照してください。
CTS1313-Sense 時間遅延：CTS 対応出力の OUT A および OUT B での、ユーザーが設定可能な SENSE 時間遅延。外付けのコンデンサを接続すると遅延時間を調整でき、CTS が有効のときにピンをフローティングにすると最短の遅延となります。詳細については、セクション 7.3.5 を参照してください。
NC2、4、6、8、142、4、6、14-NC は「接続なし」を表します。ピンはフローティングのままにします。