JAJSVT4A September   2024  – September 2025 TPS37100-Q1

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 タイミング要件
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 入力電圧 (VDD)
        1. 7.3.1.1 低電圧誤動作防止 (VPOR < VDD < UVLO)
        2. 7.3.1.2 パワーオン リセット (VDD < VPOR)
      2. 7.3.2 SENSE
        1. 7.3.2.1 可変電圧スレッショルド
        2. 7.3.2.2 SENSE ヒステリシス
        3. 7.3.2.3 逆極性保護
      3. 7.3.3 出力ロジック構成
        1. 7.3.3.1 オープン ドレイン
        2. 7.3.3.2 アクティブ Low (OUT A および OUT B)
      4. 7.3.4 ユーザーがプログラム可能なリリース時間遅延
        1. 7.3.4.1 デアサート時間遅延の構成
      5. 7.3.5 ユーザーがプログラム可能なセンス遅延
        1. 7.3.5.1 センス時間遅延の構成
      6. 7.3.6 アナログ出力
      7. 7.3.7 内蔵セルフ テスト
        1. 7.3.7.1 ラッチ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1：オフ バッテリの監視
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電力散逸とデバイス動作
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
      3. 8.4.3 沿面距離
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.7.1 ラッチ

TPS37102-Q1 は、ウィンドウ (OV および UV) および OV のみのバリアント用のオプションの出力リセット・ラッチ機能を備えています。表 4-1 を参照して、バリアント固有のラッチ機能を確認してください。ラッチ付きバリアントを使用する場合、VBIST_EN < 0.5V のときラッチはイネーブルになり、VBIST_EN > 1.3V のときはラッチはディスエーブルになります。BIST_EN ピンには GND への内部プルダウン抵抗があり、起動時にラッチがイネーブルになります。ラッチがイネーブルで OV フォルトが発生すると、OUT A は SENSE ピンの電圧に関係なくアサートされたままになります。VBIST_EN > 1.3V、ラッチはディスエーブル、SENSE < VITP + HYST の場合、OUT　A は遅延後にデアサートされます。この遅延時間は BIST および CTR タイミングに依存します。VBIST_EN > 1.3V の間、デバイスはラッチ ディセーブル モードで、OUT A は OV フォルトでアサートしますがラッチしません。

TPS37100-Q1 TPS37102-Q1 TPS37102 ラッチ ディスエーブル図 7-7 TPS37102 ラッチ ディスエーブル