JAJSXR2A November   2024  – August 2025 TAS5802

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5.   デバイス比較表
  6. 4 ピン構成および機能
  7. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
      1. 5.7.1 1SPW 変調によるブリッジ接続負荷 (BTL) 構成曲線
      2. 5.7.2 BD 変調によるブリッジ接続負荷 (BTL) 構成曲線
  8. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 電源
      2. 6.3.2 デバイス クロッキング
      3. 6.3.3 シリアル オーディオ ポート — クロック速度
      4. 6.3.4 シリアル オーディオ ポート (SAP)
      5. 6.3.5 デジタル オーディオ処理
      6. 6.3.6 Class-D オーディオ アンプ
        1. 6.3.6.1 スピーカ アンプ ゲイン選択
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ソフトウェア コントローラ
      2. 6.4.2 スピーカ アンプの動作モード
        1. 6.4.2.1 BTL モード
      3. 6.4.3 低 EMI モード
        1. 6.4.3.1 スペクトラム拡散
        2. 6.4.3.2 チャネル間位相シフト
        3. 6.4.3.3 マルチデバイスの PWM 位相同期
      4. 6.4.4 サーマル フォールドバック
      5. 6.4.5 デバイスの状態制御
      6. 6.4.6 デバイス変調
        1. 6.4.6.1 BD 変調
        2. 6.4.6.2 1SPW 変調
        3. 6.4.6.3 ハイブリッド変調
    5. 6.5 プログラミングと制御
      1. 6.5.1 I2C シリアル通信バス
      2. 6.5.2 ターゲット アドレス
        1. 6.5.2.1 ランダム書き込み
        2. 6.5.2.2 シーケンシャル書き込み
        3. 6.5.2.3 ランダム読み出し
        4. 6.5.2.4 シーケンシャル読み出し
        5. 6.5.2.5 DSP メモリ ブック、ページおよび BQ を更新
        6. 6.5.2.6 チェックサム
          1. 6.5.2.6.1 巡回冗長性検査 (CRC) チェックサム
          2. 6.5.2.6.2 排他 または (XOR) チェックサム
      3. 6.5.3 ソフトウェアによる制御
        1. 6.5.3.1 起動手順
        2. 6.5.3.2 シャットダウン手順
        3. 6.5.3.3 保護および監視
          1. 6.5.3.3.1 過電流シャットダウン (OCSD)
          2. 6.5.3.3.2 DC 検出
          3. 6.5.3.3.3 デバイス過熱保護機能
          4. 6.5.3.3.4 過電圧保護
          5. 6.5.3.3.5 低電圧保護
          6. 6.5.3.3.6 クロック障害
  9. 7 レジスタ マップ
    1. 7.1 ポート コントロール レジスタ
  10. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 ブートストラップ コンデンサ
      2. 8.1.2 インダクタの選択
      3. 8.1.3 電源のデカップリング
      4. 8.1.4 出力 EMI フィルタリング
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 2.0 (ステレオBTL) システム
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 設計手順の詳細
          1. 8.2.1.2.1 ステップ 1：ハードウェア統合
          2. 8.2.1.2.2 ステップ 2：スピーカ チューニング
          3. 8.2.1.2.3 ステップ 3：ソフトウェアの統合
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 DVDD 電源
      2. 8.3.2 PVDD 電源
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
        1. 8.4.1.1 オーディオ アンプの一般的なガイドライン
        2. 8.4.1.2 PVDD ネットワーク上の PVDD バイパス コンデンサの配置の重要性
        3. 8.4.1.3 最適化済みの放熱特性
          1. 8.4.1.3.1 デバイス、銅線、およびコンポーネントのレイアウト
          2. 8.4.1.3.2 ステンシル パターン
            1. 8.4.1.3.2.1 PCB のフットプリントとビアの配置
            2. 8.4.1.3.2.2 半田ステンシル
      2. 8.4.2 レイアウト例
  11. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 デバイスの命名規則
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  12. 10改訂履歴
  13. 11メカニカル、パッケージ、および注文情報
    1.     付録：パッケージ･オプション
    2. 11.1 テープおよびリール情報
    3. 11.2 メカニカル データ

7.1 ポート コントロール レジスタ

表 7-1 に、CONTROL_PORT レジスタのメモリ マップト レジスタを示します。表 7-1 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 7-1 ポート コントロール レジスタ
オフセット略称レジスタ名セクション
1hRESET_CTRLリセット制御表示
2hDEVICE_CTRL1デバイス制御 1表示
3hDEVICE_CTRL2デバイス制御 2表示
FhI2C_PAGE_AUTO_INCI2C DSP メモリ アクセス ページの自動インクリメント表示
28hSIG_CH_CTRLシグナル チェーン制御表示
29hCLOCK_DET_CTRLクロック検出制御表示
30hSDOUT_SELSDOUT の選択表示
31hI2S_CTRLI2S 制御 0表示
33hSAP_CTRL1I2S 制御 1表示
34hSAP_CTRL2I2S 制御 2表示
35hSAP_CTRL3I2S 制御 3表示
37hFS_MONFS モニタ表示
38hBCLK_MONBCLK モニタ表示
39hCLKDET_STATUSクロック検出ステータス表示
40hDSP_PGM_MODEDSP プログラム モード表示
46hDSP_CTRLDSP 制御表示
4ChDAC_GAIN_LEFT左デジタル ボリューム表示
4DhDAC_GAIN_RIGHT右デジタル ボリューム表示
4EhDIG_VOL_CTRL2デジタル ボリューム制御 2表示
4FhDIG_VOL_CTRL3デジタル ボリューム制御 3表示
50hAUTO_MUTE_CTRL自動ミュート 制御表示
51hAUTO_MUTE_TIME自動ミュート時間表示
53hANA_CTRLアナログ コントローラ表示
54hAGAINアナログ ゲイン表示
60hADR_CTRLADR 制御表示
61hADR_SELADR 出力の選択表示
67hDIE_IDDIE ID表示
68hPOWER_STATE電源の状態表示
69hAUTOMUTE_STATE自動ミュート状態表示
6AhRAMP_PHASE_CTRLスイッチング クロックの位相制御表示
6BhRAMP_SS_CTRL0スペクトラム拡散制御 0表示
6ChRAMP_SS_CTRL1スペクトラム拡散制御 1表示
70hCHAN_FAULTチャネル障害表示
71hGLOBAL_FAULT1グローバル故障 1表示
72hGLOBAL_FAULT2グローバル故障 2表示
73hOT_WARNINGOT 警告表示
74hPIN_CONTROL1ピン制御 1表示
75hPIN_CONTROL2ピン制御 2表示
76hMISC_CONTROLその他の制御表示
78hFAULT_CLEARフォルト クリア表示

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 7-2 に、このセクションでアクセス タイプに使用しているコードを示します。

表 7-2 制御ポート アクセス タイプ コード
アクセス タイプコード説明
読み取りタイプ
RR読み出し
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

7.1.1 RESET_CTRL Register (オフセット = 1h) [リセット = 00h]

図 7-1 に、RESET_CTRL を示し、表 7-3 に、その説明を示します。

概略表に戻ります。

リセット制御

図 7-1 RESET_CTRL レジスタ
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予約済みRST_MOD予約済みRST_REG
W-0hW-0hW-0hW-0h
表 7-3 RESET_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みW0h
4RST_MODW0h書き込みクリア ビット
リセット モジュール
このビットは、補間フィルタと DAC モジュールをリセットします。DSP もリセットされるので、RAM 係数の内容も DSP によってクリアされます。このビットは自動にクリアされ、ハイ インピーダンス モードでのみ設定できます。
0：通常
1：リセット モジュール
3-1予約済みW0h
0RST_REGW0h書き込みクリア ビット
リセット レジスタ
このビットは、モード レジスタを初期値にリセットします。RAM の内容はクリアされません。このビットは自動的にクリアされるため、DAC がハイ インピーダンス モードのときのみセットする必要があります (DAC 実行中のレジスタ リセットは禁止され、サポートしていません)
0：通常
1：リセット モード レジスタ

7.1.2 DEVICE_CTRL1 レジスタ (オフセット = 2h) [リセット = 00h]

図 7-2 に、DEVICE_CTRL1 を示し、表 7-4 に、その説明を示します。

概略表に戻ります。

デバイス制御 1

図 7-2 DEVICE_CTRL1 レジスタ
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予約済みFSW_SEL予約済み変調
R/W-0hR/W-0hR/W-0hR/W-0h
表 7-4 DEVICE_CTRL1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/W0h
6-4FSW_SELR/W0hPWM スイッチング周波数 (Fsw)
3'b 000：768kHz
3'b 001：384kHz
その他は予約済み
3-2予約済みR/W0h
1-0変調R/W0h00:BD モード
01:1SPW モード
10：ハイブリッド モード
11：予約済み

7.1.3 DEVICE_CTRL2 レジスタ (オフセット = 3h) [リセット = 10h]

図 7-3 に、DEVICE_CTRL2 を示し、表 7-5 に、その説明を示します。

概略表に戻ります。

デバイス制御 2

図 7-3 DEVICE_CTRL2 レジスタ
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予約済みDSP_RSTCH1_MUTECH2_MUTESTATE_CTL
R/W-0hR/W-1hR/W-0hR/W-0hR/W-0h
表 7-5 DEVICE_CTRL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR/W0h
4DSP_RSTR/W1hDSP リセット
ビットが 0 になると、DSP は電源投入を開始し、データを送信します。これは、すべての入力クロックがセトリングした後でのみ 0 にして、DMA チャネルが同期を終了しないようにする必要があります。
0：通常動作
1: DSP をリセットします
3CH1_MUTER/W0hチャネル 1 ミュート
このビットは ch1 にソフト ミュート要求を出します。ボリュームは、ポップ/クリック ノイズを防ぐためにスムーズに下降/上向きになります。
0: 通常のボリューム
1：ミュート
2CH2_MUTER/W0hチャネル 2 ミュート
このビットは ch2 にソフト ミュート要求を出します。ボリュームは、ポップ/クリック ノイズを防ぐためにスムーズに下降/上向きになります。
0: 通常のボリューム
1：ミュート
1-0STATE_CTLR/W0hデバイス状態制御レジスタ
00：ディープ スリープ
01：スリープ
10: Hi-Z
11: PLAY

7.1.4 I2C_PAGE_AUTO_INC レジスタ (オフセット= Fh) [リセット= 00h]

図 7-4 に、I2C_PAGE_AUTO_INC を示し、表 7-6 に、その説明を示します。

概略表に戻ります。

I2C DSP メモリ アクセス ページの自動インクリメント

図 7-4 I2C_PAGE_AUTO_INC レジスタ
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予約済みPAGE_INC予約済み
R/W-0hR/W-0hR/W-0h
表 7-6 I2C_PAGE_AUTO_INC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR/W0h
3PAGE_INCR/W0hページ自動増分を無効にします
ページ数がゼロ以外の書籍の場合、ページ自動増分モードを無効にします。ページの末尾に達すると、このビットが 0 であれば次のページの 8 番目のアドレス位置に戻ります。このビットが 1 の場合、旧部分と同様に、現在のページ自体の 0 th 位置に移動します。
0: ページ自動インクリメントを有効にします
1：ページ自動インクリメントを無効にします
2-0予約済みR/W0h

7.1.5 SIG_CH_CTR レジスタ (オフセット = 28h) [リセット = 00h]

図 7-5 に、SIG_CH_CTRL を示し、表 7-7 に、その説明を示します。

概略表に戻ります。

シグナル チェーン制御

図 7-5 SIG_CH_CTRL レジスタ
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BCLK_ RATIOFS_MODE
R/W-0hR/W-0h
表 7-7 SIG_CH_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4BCLK_ RATIOR/W0hこれらのビットは、構成された BCLK 比 (1 つのオーディオ フレーム内の BCLK クロック数) を示します。
4'b0000: 自動検出
4'b0011:32FS
4'b0101:64FS
4'b0111:128FS
4'b1001:256FS
4'b1011:512FS
その他の予約済み
3-0FS_MODER/W0hFS 速度モードこれらのビットは、FS 動作モードを選択します。このモードは、現在のオーディオ サンプリング レートに応じて設定する必要があります。
4’b0000 自動検出
4’b0110 32kHz
4’b1000 44.1kHz
4’b1001 48kHz
4'b1010 88.2kHz
4’b1011 96kHz
その他は予約済み

7.1.6 CLOCK_DET_CTRL レジスタ (オフセット = 29h) [リセット = 00h]

図 7-6 に、CLOCK_DET_CTRL を示し、表 7-8 に、その説明を示します。

概略表に戻ります。

クロック検出制御

図 7-6 CLOCK_DET_CTRL レジスタ
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予約済みDET_PLLBCLK_RANGEDET_FSDET_BCLKDET_BCLKMISS予約済み
R/W-0hR/W-0hR/W-0hR/W-0hR/W-0hR/W-0hR/W-0h
表 7-8 CLOCK_DET_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/W0h
6DET_PLLR/W0hPLL オーバーレート検出を無視
このビットは、PLL オーバーレート検出を無視するかどうかを制御します。PLL は 150MHz よりも低速にする必要があります。そうしないと、エラーが報告されます。無視すると、PLL オーバーレート エラーによってクロック エラーは発生しません。
0：PLL オーバーレート検出を考慮
1：PLL オーバーレート検出を無視します
5BCLK_RANGER/W0hBCLK 範囲検出を無視
このビットは、BCLK 範囲検出を無視するかどうかを制御します。BCLKは 256kHz ～ 50MHz の範囲で安定している必要があります。安定していない場合、エラーが通知されます。無視されると、BCLK 範囲エラーによってクロック エラーは発生しません。
0：BCLK 範囲検出を考慮
1：BCLK 範囲検出を無視します
4DET_FSR/W0hFS エラー検出を無視
このビットは、FS エラー検出を無視するかどうかを制御します。無視されると、FS エラーによってクロック エラーは発生しません。しかし、CLKDET_STATUS は fs エラーを報告します。
0：FS 検出を考慮
1：FS 検出を無視します
3DET_BCLKR/W0hBCLK 検出を無視
このビットは、LRCLK に対する BCLK 検出を無視するかどうかを制御します。BCLK は 32FS ～ 512FS の範囲で安定している必要があります。安定していない場合、エラーが報告されます。無視されると、BCLK エラーによってクロック エラーは発生しません。
0: BCLK 検出を考慮
1：BCLK 検出を無視します
2DET_BCLKMISSR/W0hBCLK 欠損検出を無視
このビットは、BCLK 欠損検出を無視するかどうかを制御します。無視されると、BCLK が欠けてもクロック エラーは発生しません。
0: BCLK 喪失検出を考慮します
1：BCLK 消失検出を無視します
1-0予約済みR/W0h

7.1.7 SDOUT_SEL レジスタ (オフセット = 30h) [リセット = 04h]

図 7-7 に SDOUT_SEL を示し、表 7-9 でその説明を示します。

概略表に戻ります。

SDOUT の選択

図 7-7 SDOUT_SEL レジスタ
76543210
予約済みSDOUT_MODSDOUT_SEL
R/W-1hR/W-0hR/W-0h
表 7-9 SDOUT_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR/W1h
1SDOUT_MODR/W0hSDOUT をオープン ドレインとして設定します。このビットは、出力プッシュプル モードでの GPO 機能にのみ適用され、デフォルトでオープン ドレイン モードを使用する機能には影響しません
0：出力プッシュプル モード
1：オープン ドレイン モード
0SDOUT_SELR/W0hSDOUT 選択
このビットは、GPIO ピン経由で SDOUT として出力されるものを選択します。
0: SDOUT は DSP 出力 (後処理) です。
1：SDOUT は DSP 入力 (前処理) です

7.1.8 I2S_CTRL レジスタ (オフセット = 31h) [リセット = 00h]

図 7-8 に、I2S_CTRL を示し、表 7-10 に、その説明を示します。

概略表に戻ります。

I2S 制御 0

図 7-8 I2S_CTRL レジスタ
76543210
予約済みBCLK_INV予約済み
R/W-0hR/W-0hR/W-0h
表 7-10 I2S_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR/W0h
5BCLK_INVR/W0hBCLK 極性
このビットは、反転 BCLK モードを設定します。反転 BCLK モードでは、DAC は LRCLK と DIN のエッジが BCLK の立ち上がりエッジに整列していることを想定しています。通常は、BCLK の立ち下がりエッジに合わせて調整されているものと想定されています。
0：通常 BCLK モード
1：反転 BCLK モード
4-0予約済みR/W0h

7.1.9 SAP_CTRL1 レジスタ (オフセット = 33h) [リセット = 02h]

図 7-9 に、SAP_CTRL1 を示し、表 7-11 に、その説明を示します。

概略表に戻ります。

I2S 制御 1

図 7-9 SAP_CTRL1 レジスタ
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SHIFT_MSB予約済みDATA_FMTLRCLK_PULSEFRAME_LENGTH
R/W-0hR/W-0hR/W-0hR/W-0hR/W-2h
表 7-11 SAP_CTRL1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7SHIFT_MSBR/W0hI2S シフト MSB。下限レジスタ 34h の 8 ビットと組み合わせます。
6予約済みR/W0h
5-4DATA_FMTR/W0hI2S データ フォーマット
これらのビットは、DAC 動作の入力と出力両方のオーディオ インターフェイス フォーマットを制御します。
00: I2S
01: DSP/TDM
10: RTJ
11：LTJ
3-2LRCLK_PULSER/W0hLRCLK パルスが 8 x BCLK より短い場合、ビット 0-1 を「01」に設定します。
それ以外の場合、これらのビットはデフォルト値「00」のままにします
00：LRCLK パルスの high 幅が BCLK の 8 サイクル以上
01：LRCLK パルスの high 幅は、BCLK の 8 サイクル未満です
1-0FRAME_LENGTHR/W2hI2S ワード長
これらのビットは、DAC 動作の入力と出力両方のオーディオ インターフェイスのサンプル ワード長を制御します。
00：16 ビット
01: 20 ビット
10: 24 ビット
11: 32 ビット

7.1.10 SAP_CTRL2 レジスタ (オフセット = 34h) [リセット = 00h]

図 7-10 に、SAP_CTRL2 を示し、表 7-12 に、その説明を示します。

概略表に戻ります。

I2S 制御 2

図 7-10 SAP_CTRL2 レジスタ
76543210
SHIFT_LSB
R/W-0h
表 7-12 SAP_CTRL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0SHIFT_LSBR/W0hI2S シフト LSB
これらのビットは、入力と出力の両方のオーディオ フレーム内のオーディオ データのオフセットを制御します。オフセットは、オーディオ フレームの開始 (MSB) から目的のオーディオ サンプルの開始までの BCLK 数として定義されます。
8'b00000000：オフセット = 0 BCLK (オフセットなし)
8'b00000001：オフセット = 1 BCLK
8'b00000010：オフセット = 2 BCLK
…
8'b11111111：オフセット = 512 BCLK

7.1.11 SAP_CTRL3 レジスタ (オフセット = 35h) [リセット = 11h]

図 7-11 に、SAP_CTRL3 を示し、表 7-13 に、その説明を示します。

概略表に戻ります。

I2S 制御 3

図 7-11 SAP_CTRL3 レジスタ
76543210
予約済みCH1_DAC予約済みCH2_DAC
R/W-0hR/W-1hR/W-0hR/W-1h
表 7-13 SAP_CTRL3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR/W0h
5-4CH1_DACR/W1hチャネル 1 DAC データ パスこれらのビットは、チャネル 1 のオーディオ データ パス接続を制御します。
00：ゼロ データ (ミュート)
01: Ch1 データ
10: Ch2 データ
11: 予約済み (設定しないでください)
3-2予約済みR/W0h
1-0CH2_DACR/W1hチャネル 2 DAC データ パスこれらのビットは、チャネル 2 のオーディオ データ パス接続を制御します。
00：ゼロ データ (ミュート)
01: Ch2 データ
10: Ch1 データ
11: 予約済み (設定しないでください)

7.1.12 FS_MON レジスタ (オフセット = 37h) [リセット = 00h]

図 7-12 に FS_MON を示し、表 7-14 でその説明を示します。

概略表に戻ります。

FS モニタ

図 7-12 FS_MON レジスタ
76543210
予約済みBCLKRATION_MSBFS_MON
R-0hR-0hR-0h
表 7-14 FS_MON レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0h
5-4BCLKRATION_MSBR0h検出された BCLK 比の 2MSB。
これらのビットは、現在検出されている BCLK 比 (1 つのオーディオ フレーム内の BCLK クロック数) を示します。
下位レジスタ 38h の 8 ビットと組み合わせます。BCLK = 32 FS ～ 512 FS
3-0FS_MONR0hこれらのビットは、現在検出されているオーディオ サンプリング レートを示します。
4’b0000 FS エラー
4’b0010 8kHz
4’b0100 16kHz
4’b0110 32kHz
4’b1000 予約済み
4’b1001 48kHz
4’b1011 96kHz
その他は予約済み

7.1.13 BCLK_MON レジスタ (オフセット = 38h) [リセット = 00h]

図 7-13 に BCLK_MON を示し、表 7-15 に、その説明を示します。

概略表に戻ります。

BCLK モニタ

図 7-13 BCLK_MON レジスタ
76543210
BCLKRATIO_LSB
R-0h
表 7-15 BCLK_MON レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0BCLKRATIO_LSBR0hこれらのビットは、現在検出されている BCLK 比 (1 つのオーディオ フレーム内の BCLK クロック数) を示します。
BCLK = 32 FS ～ 512 FS

7.1.14 CLKDET_STATUS レジスタ (オフセット = 39h) [リセット = 00h]

図 7-14 に、CLKDET_STATUS を示し、表 7-16 に、その説明を示します。

概略表に戻ります。

クロック検出ステータス

図 7-14 CLKDET_STATUS レジスタ
76543210
予約済みBCLK_OVERRATEPLL_OVERRATEPLL_LOCKEDBCLK_MISSINGBCLK_VALIDFS_VALID
R-0hR-0hR-0hR-0hR-0hR-0hR-0h
表 7-16 CLKDET_STATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0h
5BCLK_OVERRATER0hこのビットは、BCLK がオーバーレートかアンダーレートかを示します。
0：BCLK はアンダーレートです
1：BCLK はオーバーレートです
4PLL_OVERRATER0hこのビットは PLL がオーバーレートであるかどうかを示します。
0：PLL はアンダーレートです
1：PLL はオーバーレートです
3PLL_LOCKEDR0hこのビットは、PLL がロックされているかどうかを示します。PLL がディセーブルになると、PLL はロック解除されて通知されます。
0: PLL はロックされています
1：PLL はロックされていません
2BCLK_MISSINGR0hこのビットは、BCLK が欠落しているかどうかを示します。
0: BCLK は通常
1：BCLKがありません
1BCLK_VALIDR0hこのビットは BCLK が有効かどうかを示します。BCLK 比は安定しており、32 ～ 512FS の範囲内で有効にする必要があります。
0: BCLK は有効
1：BCLK が有効ではありません
0FS_VALIDR0h自動検出モード (reg_fsmode = 0) では、このビットはオーディオ サンプリング レートが有効かどうかを示します。非自動検出モード (reg_fsmode!=0) では、FS エラーは、LRCLK (FS) で設定された構成されたサンプリング周波数が、検出されたサンプリング周波数と異なることを示します。FS エラー検出無視がセットされていても、このフラグもアサートされます。
0: サンプリング レートは有効
1：無効

7.1.15 DSP_PGM_MODE レジスタ (オフセット = 40h) [リセット = 01h]

図 7-15 に、DSP_PGM_MODE を示し、表 7-17 に、その説明を示します。

概略表に戻ります。

DSP プログラム モード

図 7-15 DSP_PGM_MODE レジスタ
76543210
予約済みCH1_HIZCH2_HIZ予約済み
R/W-0hR/W-0hR/W-0hR/W-1h
表 7-17 DSP_PGM_MODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR/W0h
3CH1_HIZR/W0h0：通常動作
1：CH1 をハイ インピーダンス モードに強制
2CH2_HIZR/W0h0：通常動作
1：CH2 をハイ インピーダンス モードに強制
1-0予約済みR/W1h

7.1.16 DSP_CTR レジスタ (オフセット = 46h) [リセット = 01h]

図 7-16 に、DSP_CTRL を示し、表 7-18 に、その説明を示します。

概略表に戻ります。

DSP 制御

図 7-16 DSP_CTRL レジスタ
76543210
予約済みPROC_RATE予約済み
R/W-0hR/W-0hR/W-1h
表 7-18 DSP_CTRL レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR/W0h
4PROC_RATER/W0h0：96k の処理フロー、2.0 処理 SRC を有効
1：48k の処理フロー、2.1 処理フローを有効
3-0予約済みR/W1h

7.1.17 DAC_GAIN_LEFT レジスタ (オフセット = 4Ch) [リセット = 30h]

図 7-17 に DAC_GAIN_LEFT を示し、表 7-19 に、その説明を示します。

概略表に戻ります。

左デジタル ボリューム

図 7-17 DAC_GAIN_LEFT レジスタ
76543210
CH1_PGA
R/W-30h
表 7-19 DAC_GAIN_LEFT レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0CH1_PGAR/W30hチャネル 1 ボリューム
これらのビットは、ch1 デジタル ボリュームを制御します。デジタル ボリュームは、-0.5dB ステップで 24dB から -103dB です。
8'b00000000: +24.0 dB
8'b00000001: +23.5 dB
…
8'b00101111: +0.5 dB
8'b00110000: 0.0 dB
8'b00110001: -0.5 dB
...
8'b11111110: -103 dB
8'b11111111: ミュート

7.1.18 DAC_GAIN_RIGHT レジスタ (オフセット = 4Dh) [リセット = 30h]

図 7-18 に DAC_GAIN_RIGHT を示し、表 7-20 に、その説明を示します。

概略表に戻ります。

右デジタル ボリューム

図 7-18 DAC_GAIN_RIGHT レジスタ
76543210
CH2_PGA
R/W-30h
表 7-20 DAC_GAIN_RIGHT レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0CH2_PGAR/W30hチャネル 2 ボリューム
これらのビットは、ch2 デジタル ボリュームを制御します。デジタル ボリュームは、-0.5dB ステップで 24dB から -103dB です。
8'b00000000: +24.0 dB
8'b00000001: +23.5 dB
…
8'b00101111: +0.5 dB
8'b00110000: 0.0 dB
8'b00110001: -0.5 dB
...
8'b11111110: -103 dB
8'b11111111: ミュート

7.1.19 DIG_VOL_CTRL2 レジスタ (オフセット = 4Eh) [リセット = 33h]

図 7-19 に、DIG_VOL_CTRL2 を示し、表 7-21 に、その説明を示します。

概略表に戻ります。

デジタル ボリューム制御 2

図 7-19 DIG_VOL_CTRL2 レジスタ
76543210
VNDFVNDSVNUFVNUS
R/W-0hR/W-3hR/W-0hR/W-3h
表 7-21 DIG_VOL_CTRL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6VNDFR/W0hデジタル ボリューム通常ランプダウン周波数
これらのビットは、ボリュームがランプダウンしているときのデジタル ボリュームの更新周波数を制御します
00：1 FS 期間ごとに更新
01：2 FS 期間ごとに更新
10：4 FS 期間ごとに更新
11：ボリュームを直接ゼロに設定します (インスタント ミュート)
5-4VNDSR/W3hデジタル ボリューム通常ランプダウン ステップ
これらのビットは、ボリュームのランプダウン時のデジタル ボリュームの更新手順を制御します
00：更新ごとに 4dB デクリメント
01：更新ごとに 2dB デクリメント
10：更新ごとに 1dB デクリメント
11：更新ごとに 0.5dB デクリメント
3-2VNUFR/W0hデジタル ボリューム通常ランプアップ周波数
これらのビットは、ボリュームがランプアップしているときのデジタル ボリュームの更新周波数を制御します
00：1 FS 期間ごとに更新
01：2 FS 期間ごとに更新
10：4 FS 期間ごとに更新
11：ボリュームを直接復元する (即時ミュート解除)
1-0VNUSR/W3hデジタル ボリューム通常ランプ アップ ステップ
これらのビットは、ボリュームのランプアップ時のデジタル ボリュームの更新手順を制御します
00：更新ごとに 4dB インクリメント
01：更新ごとに 2dB インクリメント
10：更新ごとに 1dB インクリメント
11：更新ごとに 0.5dB インクリメント

7.1.20 DIG_VOL_CTRL3 レジスタ (オフセット = 4Fh) [リセット = 30h]

図 7-20 に、DIG_VOL_CTRL3 を示し、表 7-22 に、その説明を示します。

概略表に戻ります。

デジタル ボリューム制御 3

図 7-20 DIG_VOL_CTRL3 レジスタ
76543210
VEDFVEDS予約済み
R/W-0hR/W-3hR/W-0h
表 7-22 DIG_VOL_CTRL3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6VEDFR/W0hデジタル ボリューム緊急ランプダウン周波数
これらのビットは、クロック エラーまたは電源の停止によりボリュームがランプダウンしているときのデジタルボリュームの更新頻度を制御します。通常、通常のソフトミュートよりも高速なランプダウンが必要です
00：1 FS 期間ごとに更新
01：2 FS 期間ごとに更新
10：4 FS 期間ごとに更新
11：ボリュームを直接ゼロに設定します (インスタント ミュート)
5-4VEDSR/W3hデジタル ボリューム緊急ランプダウン ステップ
これらのビットは、クロック エラーまたは電源の停止によりボリュームがランプダウンしているときのデジタルボリュームの更新ステップを制御します。通常、通常のソフトミュートよりも高速なランプダウンが必要です
00：更新ごとに 4dB デクリメント
01：更新ごとに 2dB デクリメント
10：更新ごとに 1dB デクリメント
11：更新ごとに 0.5dB デクリメント
3-0予約済みR/W0h

7.1.21 AUTO_MUTE_CTRL レジスタ (オフセット = 50h) [リセット = 00h]

図 7-21 に AUTO_MUTE_CTRL を示し、表 7-23 でその説明を示します。

概略表に戻ります。

自動ミュート 制御

図 7-21 AUTO_MUTE_CTRL レジスタ
76543210
予約済みAM_CTLAMUTE_CH2AMUTE_CH1
R/W-0hR/W-0hR/W-0hR/W-0h
表 7-23 AUTO_MUTE_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みR/W0h
2AM_CTLR/W0h0：チャネル 1 とチャネル 2 を個別に自動ミュート
1：両方のチャネルをミュートにしようとしている場合にのみ、チャネル 1 とチャネル 2 を自動的にミュートします
1AMUTE_CH2R/W0hチャネル 2 の自動ミュート
このビットは、チャネル 2 の自動ミュートを有効または無効にします
0：チャネル 2 の自動ミュートを無効にします
1：チャネル 2 の自動ミュートを有効にします
0AMUTE_CH1R/W0hチャネル 1 の自動ミュート
このビットは、チャネル 1 の自動ミュートを有効または無効にします
0：チャネル 1 の自動ミュートを無効にします
1：チャネル 1 の自動ミュートを有効にします

7.1.22 AUTO_MUTE_TIME レジスタ (オフセット = 51h) [リセット = 55h]

図 7-22 に AUTO_MUTE_TIME を示し、表 7-24 でその説明を示します。

概略表に戻ります。

自動ミュート時間

図 7-22 AUTO_MUTE_TIME レジスタ
76543210
予約済みCH1_AMT予約済みCH2_AMT
R/W-0hR/W-5hR/W-0hR/W-5h
表 7-24 AUTO_MUTE_TIME レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/W0h
6-4CH1_AMTR/W5hチャネル 1 の自動ミュート時間
これらのビットは、チャネルを自動ミュートできるようにするために、ch1 での連続するゼロ サンプルの長さを指定します。ここに示す時間は 96kHz のサンプリング レートに対するものであり、他のレートに合わせてスケーリングされます。
000：11.5ms
001：53ms
010：106.5ms
011：266.5ms
100：0.535 秒
101：1.065 秒
110：2.665 sec
111: 5.33 秒
3予約済みR/W0h
2-0CH2_AMTR/W5hチャネル 2 の自動ミュート時間
これらのビットは、チャネルを自動ミュートできるようにするために、ch2 での連続するゼロ サンプルの長さを指定します。ここに示す時間は 96kHz のサンプリング レートに対するものであり、他のレートに合わせてスケーリングされます。
000：11.5ms
001：53ms
010：106.5ms
011：266.5ms
100：0.535 秒
101：1.065 秒
110：2.665 sec
111: 5.33 秒

7.1.23 ANA_CTRL レジスタ (オフセット = 53h) [リセット = 00h]

図 7-23 に ANA_CTRL を示し、表 7-25 でその説明を示します。

概略表に戻ります。

アナログ コントローラ

図 7-23 ANA_CTRL レジスタ
76543210
予約済みBW_CTL予約済みPHASE_CTL
R/W-0hR/W-0hR/W-0hR/W-0h
表 7-25 ANA_CTRL レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/W0h
6-5BW_CTLR/W0hClass-D ループ帯域幅
00：80kHz
01: 100kHz
10: 120kHz
11: 175kHz
Fsw = 384kHz の場合、100kHz の帯域幅を選択することで、高いオーディオ性能を実現できます。Fsw = 768kHz の場合、高いオーディオ性能を得るには、175kHz の帯域幅を選択する必要があります。
4-1予約済みR/W0h
0PHASE_CTLR/W0h0：位相差
1：相差で

7.1.24 AGAIN レジスタ (オフセット = 54h) [リセット = 06h]

図 7-24 に、AGAIN を示し、表 7-26 に、その説明を示します。

概略表に戻ります。

アナログ ゲイン

図 7-24 AGAIN レジスタ
76543210
予約済みAGAIN
R/W-0hR/W-6h
表 7-26 AGAIN レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR/W0h
4-0AGAINR/W6hアナログ ゲイン制御
このビットはアナログ ゲインを制御します
b‘00000：0dB
b'00001：-0.5dB
……
b‘00110：-3dB
……
11111：-15.5dB

7.1.25 ADR_CTRL レジスタ (オフセット = 60h) [リセット = 00h]

図 7-25 に ADR_CTRL を示し、表 7-27 に、その説明を示します。

概略表に戻ります。

ADR 制御

図 7-25 ADR_CTRL レジスタ
76543210
予約済みADR_OE
R/W-0hR/W-0h
表 7-27 ADR_CTRL レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR/W0h
0ADR_OER/W0hADR 出力イネーブル
このビットは ADR ピンの方向を設定します
0：ADR は入力です
1：ADR は出力です

7.1.26 ADR_SEL レジスタ (オフセット = 61h) [リセット = 00h]

図 7-26 に ADR_SEL を示し、表 7-28 に、その説明を示します。

概略表に戻ります。

ADR 出力の選択

図 7-26 ADR_SEL レジスタ
76543210
予約済みADR_SEL
R/W-0hR/W-0h
表 7-28 ADR_SEL レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR/W0h
4-0ADR_SELR/W0hb'00000：オフ (Low)
b'00011：自動ミュート フラグ (L と R の両方のチャネルが自動ミュートされているときにアサート)
b'00100：左チャネルの自動ミュート フラグ
b'00101：右チャネルの自動ミュート フラグ
b'00110：クロック無効フラグ (クロック エラーまたはクロック消失)
b'00111：PLL ロック フラグ
b'01000：警告
b'01001：シリアル オーディオ インターフェイス データ出力 (SDOUT)
b'01011：FAULTZ 出力としての ADR
その他：予約済み

7.1.27 DIE_ID レジスタ (オフセット = 67h) [リセット = A8h]

図 7-27 に DIE_ID を示し、表 7-29 でその説明を示します。

概略表に戻ります。

DIE ID

図 7-27 DIE_ID レジスタ
76543210
DIE_ID
R-A8h
表 7-29 DIE_ID レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0DIE_IDRA8hTAS5802 のダイ ID

7.1.28 POWER_STATE レジスタ (オフセット = 68h) [リセット = 00h]

図 7-28 に POWER_STATE を示し、表 7-30 でその説明を示します。

概略表に戻ります。

電源の状態

図 7-28 POWER_STATE レジスタ
76543210
予約済みSTATE_RPT
R-0hR-0h
表 7-30 POWER_STATE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0h
1-0STATE_RPTR0h00：ディープ スリープ
01：スリープ
10: Hi-Z
11: 再生

7.1.29 AUTOMUTE_STATE レジスタ (オフセット = 69h) [リセット = 00h]

図 7-29 に AUTOMUTE_STATE を示し、表 7-31 でその説明を示します。

概略表に戻ります。

自動ミュート状態

図 7-29 AUTOMUTE_STATE レジスタ
76543210
予約済みCH2MUTE_STATUSCH1MUTE_STATUS
R-0hR-0hR-0h
表 7-31 AUTOMUTE_STATE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0h
1CH2MUTE_STATUSR0hこのビットは、チャネル 2 の自動ミュート ステータスを示します。
0: 自動ミュートなし
1: 自動ミュート
0CH1MUTE_STATUSR0hこのビットは、チャネル 1 の自動ミュート ステータスを示します。
0: 自動ミュートなし
1：自動ミュート

7.1.30 RAMP_PHASE_CTRL レジスタ (オフセット = 6Ah) [リセット = 00h]

図 7-30 に RAMP_PHASE_CTRL を示し、表 7-32 でその説明を示します。

概略表に戻ります。

スイッチング クロックの位相制御

図 7-30 RAMP_PHASE_CTRL レジスタ
76543210
予約済みRAMPPHASE_SELI2S_SYNC_EN PHASE_SYNC_EN
R/W-0hR/W-0hR/W-0h R/W-0h
表 7-32 RAMP_PHASE_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR/W0h
3-2RAMPPHASE_SELR/W0h複数のデバイスが 1 つのシステムに統合されている場合にランプ クロック フェーズを選択する EMI とピーク電源ピーク電流を低減するために、すべてのデバイスを同じランプ周波数と同じスペクトラム拡散に設定することを推奨します。この機能が必要な場合は、デバイスを再生モードに駆動する前に設定する必要があります。
00: 0 度
01: 45 度
10: 90 度
11: 135 度
以上の全例で 45 度の位相シフトがあります
1I2S_SYNC_ENR/W0hI2S を使用して出力 PWM 位相を同期
0：ディスエーブル
1：イネーブル
0 PHASE_SYNC_EN R/W 0h 0：RAMP 位相同期ディスエーブル
1：RAMP 位相同期イネーブル

7.1.31 RAMP_SS_CTRL0 レジスタ (オフセット = 6Bh) [リセット = 00h]

図 7-31 に、RAMP_SS_CTRL0 を示し、表 7-33 に、その説明を示します。

概略表に戻ります。

スペクトラム拡散制御 0

図 7-31 RAMP_SS_CTRL0 レジスタ
76543210
予約済みRDM_ENTRI_EN
R/W-0hR/W-0hR/W-0h
表 7-33 RAMP_SS_CTRL0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR/W0h
1RDM_ENR/W0h0：ランダム SS ディスエーブル
1：ランダム SS イネーブル
0TRI_ENR/W0h0：三角波 SS ディスエーブル
1：三角波 SS イネーブル

7.1.32 RAMP_SS_CTRL1 レジスタ (オフセット = 6Ch) [リセット = 00h]

図 7-32 に、RAMP_SS_CTRL1 を示し、表 7-34 に、その説明を示します。

概略表に戻ります。

スペクトラム拡散制御 1

図 7-32 RAMP_SS_CTRL1 レジスタ
76543210
予約済みRDM_CTLTRI_CTL
R/W-0hR/W-0hR/W-0h
表 7-34 RAMP_SS_CTRL1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR/W0h
6-4RDM_CTLR/W0hランダム SS 範囲制御l
384kHz の Fsw の場合
3'b000: SS 範囲 +/- 0.62%
3'b010: SS 範囲 +/- 1.88%
3'b011: SS 範囲 +/- 4.38%
3'b100: SS 範囲 +/- 9.38%
3'b101: SS範囲 +/- 19.38%
その他：予約済み
768kHz の Fsw の場合
3'b000: SS 範囲 - 1.25%
3'b001：SS 範囲 +/- 1.25%
3'b010: SS 範囲 +/- 3.75%
3'b011: SS 範囲 +/- 8.75%
3'b100: SS 範囲 +/- 18.75%
3'b101: SS 範囲 +/- 38.75%
その他：予約済み
3-0TRI_CTLR/W0h三角波 SS 周波数およびレンジ制御
4'b0000：24kHz SS +/- 5%
4'b0001: 24kHz SS +/- 10%
4'b0010: 24kHz SS +/- 20%
4'b0011: 24kHz SS +/- 25%
4'b0100: 48kHz SS +/- 5%
4'b0101: 48kHz SS +/- 10%
4'b0110: 48kHz SS +/- 20%
4'b0111: 48kHz SS +/- 25%
4'b1000: 32kHz SS +/- 5%
4'b1001: 32kHz SS +/- 10%
4'b1010: 32kHz SS +/- 20%
4'b1011: 32kHz SS +/- 25%
4'b1100: 16kHz SS +/- 5%
4'b1101: 16kHz SS +/- 10%
4'b1110: 16kHz SS +/- 20%
4'b1111: 16kHz SS +/- 25%

7.1.33 CHAN_FAULT レジスタ (オフセット = 70h) [リセット = 00h]

図 7-33 に CHAN_FAULT を示し、表 7-35 でその説明を示します。

概略表に戻ります。

チャネル障害

図 7-33 CHAN_FAULT レジスタ
76543210
予約済みCH1DCCH2DCCH1OCCH2OC
R-0hR-0hR-0hR-0hR-0h
表 7-35 CHAN_FAULT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0h
3CH1DCR0hチャネル 1 DC フォルト。DC フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
2CH2DCR0hチャネル 2 DC フォルト。DC フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
1CH1OCR0hチャネル 1 過電流フォルト。OC フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
0CH2OCR0hチャネル 2 過電流フォルト。OC フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

7.1.34 GLOBAL_FAULT1 レジスタ (オフセット = 71h) [リセット = 00h]

図 7-34 に、GLOBAL_FAULT1 を示し、表 7-36 に、その説明を示します。

概略表に戻ります。

グローバル故障 1

図 7-34 GLOBAL_FAULT1 レジスタ
76543210
予約済みBQWRTFAULT_FLAG予約済みCLKFAULT_FLAGPVDDOV_FLAGPVDDUV_FLAG
R-0hR-0hR-0hR-0hR-0hR-0h
表 7-36 GLOBAL_FAULT1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6BQWRTFAULT_FLAGR0h0：最近の BQ が正常に書き込まれました
1：最近の BQ 書き込みは失敗しました
5-3予約済みR0h
2CLKFAULT_FLAGR0hクロック不良。クロック フォルトが発生するとフォルトがラッチされ、このビットは 1 に設定されます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。
クロック フォルトは自動回復モードと連携して動作し、クロック エラーが解消すると、デバイスは自動的に以前の状態に戻ります。
FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
1PVDDOV_FLAGR0hPVDD OV フォルト。OV フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。
OV フォルトは自動回復モードで動作し、OV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。
FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。
0PVDDUV_FLAGR0hPVDD UV フォルト。UV フォルトの発生時にはフォルトがラッチされ、このビットは 1 にセットされます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。
UV フォルトは自動回復モードと連携し、UV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。
FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

7.1.35 GLOBAL_FAULT2 レジスタ (オフセット = 72h) [リセット = 00h]

図 7-35 に、GLOBAL_FAULT2 を示し、表 7-37 に、その説明を示します。

概略表に戻ります。

グローバル故障 2

図 7-35 GLOBAL_FAULT2 レジスタ
76543210
予約済みOTSD_FLAG
R-0hR-0h
表 7-37 GLOBAL_FAULT2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0h
0OTSD_FLAGR0h過熱シャットダウン フォルト OT フォルトが発生すると、フォルトがラッチされ、このビットは 1 に設定されます。Class-D 出力は Hi-Z に設定されています。フォルト ピン (GPIO) による通知。
OV フォルトは自動回復モードで動作し、OV エラーが解消されると、デバイスは自動的に以前の状態に戻ります。
FAULT_CLEAR レジスタ (78h) のビット 7 を 1 に設定するか、このビットが 1 を保持することで、このフォルトをクリアします。

7.1.36 OT_WARNING (オフセット = 73h) [リセット = 00h]

図 7-36 に OT_WARNING を示し、表 7-38 でその説明を示します。

概略表に戻ります。

OT 警告

図 7-36 OT_WARNING レジスタ
76543210
予約済みOTW_FLAG予約済み
R-0hR-0hR-0h
表 7-38 OT_WARNING レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みR0h
2OTW_FLAGR0h0：温度警告なし
1：過熱警告がトリガされます
1-0予約済みR0h

7.1.37 PIN_CONTROL1 レジスタ (オフセット = 74h) [リセット = 00h]

図 7-37 に、PIN_CONTROL1 を示し、表 7-39 に、その説明を示します。

概略表に戻ります。

ピン制御 1

図 7-37 PIN_CONTROL1 レジスタ
76543210
MASK_OTSDMASK_DVDDUVMASK_DVDDOVMASK_CLKERRORMASK_PVDDUVMASK_PVDDOVMASK_DCMASK_OC
R/W-0hR/W-0hR/W-0hR/W-0hR/W-0hR/W-0hR/W-0hR/W-0h
表 7-39 PIN_CONTROL1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7MASK_OTSDR/W0h0：OTSD フォルト通知を有効化
1：OTSD 障害通知をマスクします
6MASK_DVDDUVR/W0h0：DVDD UV フォルト通知を有効化
1：DVDD UV レポートをマスクします
5MASK_DVDDOVR/W0h0：DVDD OV フォルト通知を有効化
1：DVDD OV フォルト通知をマスクします
4MASK_CLKERRORR/W0h0：CLK フォルト通知を有効化
1：CLK 障害通知をマスクします
3MASK_PVDDUVR/W0h0：UV フォルト通知を有効化
1：UV 障害通知をマスクします
2MASK_PVDDOVR/W0h0：OV フォルト通知を有効化
1：OV 障害通知をマスクします
1MASK_DCR/W0h0：DC フォルト通知を有効化
1：DC 障害通知をマスクします
0MASK_OCR/W0h0：OC フォルト通知を有効化
1：OC 障害通知をマスクします

7.1.38 PIN_CONTROL2 レジスタ (オフセット = 75h) [リセット = F8h]

図 7-38 に、PIN_CONTROL2 を示し、表 7-40 に、その説明を示します。

概略表に戻ります。

ピン制御 2

図 7-38 PIN_CONTROL2 レジスタ
76543210
予約済みCLKFAULTLATCH_ENOTSDLATCH_ENOTWLATCH_ENMASK_OTW予約済み
R/W-3hR/W-1hR/W-1hR/W-1hR/W-0hR/W-0h
表 7-40 PIN_CONTROL2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR/W3h
5CLKFAULTLATCH_ENR/W1h0：CLK フォルト ラッチを無効化
1：CLK フォルト ラッチを有効化
4OTSDLATCH_ENR/W1h0：OTSD フォルト ラッチを無効化
1：OTSD フォルト ラッチを有効化
3OTWLATCH_ENR/W1h0：OTW 警告ラッチを無効化
。1：OTW 警告ラッチを有効化
2MASK_OTWR/W0h0：OTW 警告レポートを有効化
1：OTW 警告レポートをマスクします
1-0予約済みR/W0h

7.1.39 MISC_CONTROL レジスタ (オフセット = 76h) [リセット = 00h]

図 7-39 に MISC_CONTROL を示し、表 7-41 でその説明を示します。

概略表に戻ります。

その他の制御

図 7-39 MISC_CONTROL レジスタ
76543210
CLKDET_LATCH予約済みOTSD_AUTOREC予約済み
R/W-0hR/W-0hR/W-0hR/W-0h
表 7-41 MISC_CONTROL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7CLKDET_LATCHR/W0h1：ラッチ クロック検出ステータス
0：ラッチ クロック検出ステータスがない
6-5予約済みR/W0h
4OTSD_AUTORECR/W0h0：OTSD 自動復帰を無効化
1：OTSD 自動復帰を有効化
3-0予約済みR/W0h

7.1.40 FAULT_CLEAR レジスタ (オフセット = 78h) [リセット = 00h]

図 7-40 に FAULT_CLEAR を示し、表 7-42 でその説明を示します。

概略表に戻ります。

フォルト クリア

図 7-40 FAULT_CLEAR レジスタ
76543210
FAULT_CLR予約済み
W-0hW-0h
表 7-42 FAULT_CLEAR レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FAULT_CLRW0h書き込みクリア ビット
0：フォルト クリアなし
1：アナログ障害をクリアします
6-0予約済みW0h