JAJZ044A December 2024 – October 2025 AM62D-Q1
OSPI：DDR タイミングが動作不能の内部 PHY ループバックおよび内部パッド ループバック クロック モード
OSPI 内部 PHY ループバック モードと内部パッドループバック モードは、「立ち上げエッジをキャプチャ エッジとして」 (同じエッジ キャプチャまたは 0 サイクル タイミング) を使用します。
プログラマブル受信遅延ライン (Rx PDL) は、往復遅延 (Tx クロックからフラッシュ デバイス、フラッシュ クロックから出力、フラッシュ データからコントローラ) を補償するために使用されます。
内部ループバック モードと IO ループバック モードの場合、Rx PDL の合計遅延は往復遅延を補償するのに十分ではないため、これらのモードは使用できません。
次の表に、OSPI コントローラで推奨されるクロック トポロジを示します。ここで説明されていない他のモードはすべて、DDR モードのアドバイザリの影響を受け、クロック トポロジは推奨されません。
| クロック モードの用語 | CONFIG_REG.PHY_MODE_ENABLE | READ_DATA_CAPTURE.BYPASS | READ_DATA_CAPTURE.DQS_EN | ボードの実装 |
|---|---|---|---|---|
| ループバックなし、PHY なし | 0 (PHY ディスエーブル) | 1 (適応ループバック クロックを無効化) | X | なし。内部クロックに依存。最大周波数 50MHz。 |
| PHY による外部ボード ループバック | 1 (PHY イネーブル) | 0 (適応ループバック クロックを有効化) | 0 (DQS ディスエーブル) | 外部ボード ループバック (OSPI_LOOPBACK_CLK_SEL = 0) |
| PHY を搭載した DQS | 1 (PHY イネーブル) | x (DQS イネーブルが優先) | 1 (DQS イネーブル) | メモリ ストローブは SOC DQS ピンに接続 |
なし。説明の表に基づいて、影響を受けないクロック モードのいずれかを使用してください