Produktdetails

Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 1600 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1277 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
Resolution (Bits) 16 Number of DAC channels 4 Interface type JESD204B Sample/update rate (Msps) 1600 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (typ) (mW) 1277 SFDR (dB) 81 Architecture Current Source Operating temperature range (°C) -40 to 85 Reference type Int
FCCSP (AAV) 144 100 mm² (10 mm × 10 mm)
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J84: 1.6 GSPS
    • DAC38J84: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC Synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with 48-bit NCO/
    or ±n×Fs/8
  • Wideband Digital Quadrature Modulator Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Multi-Band Mode: Digital Summation of Independent
    Complex Signals
  • 3/4-Wire Serial Control Bus (SPI):1.5V – 1.8V
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Terminal-Compatible with Dual-Channel DAC37J82/
    DAC38J82 Family
  • Power Dissipation: 1.8W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

The terminal-compatible DAC37J84/DAC38J84 family is a low power, 16-bit, quad-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

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Technische Dokumentation

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* Datenblatt Quad-Channel, 16-Bit, 1.6/2.5 GSPS, Digital-to-Analog Converters datasheet (Rev. B) PDF | HTML 24.03.2014
Anwendungshinweis DAC3xJ8x Device Initialization and SYSREF Configuration 27.09.2017
Anwendungshinweis System solution for avionics & defense 23.09.2015
Whitepaper Ready to make the jump to JESD204B? White Paper (Rev. B) 19.03.2015
EVM User's guide Altera JESD204B IP Core and TI DAC37J84 Hardware Checkout Report (Rev. A) 15.09.2014
Designleitfaden Analog Interfacing Networks for DAC348x and Modulators (TIDA-00077) (Rev. A) 14.08.2013
Anwendungshinweis DAC348x Device Configuration and Synchronization 18.02.2013
Anwendungshinweis High Speed, Digital-to-Analog Converters Basics (Rev. A) 23.10.2012

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Firmware

TI204C-IP — Request for JESD204 rapid design IP

Die JESD204 Rapid Design IP ist dazu entwickelt worden, FPGA-Technikern einen beschleunigten Weg zu einem funktionierenden JESD204-System zu ermöglichen. Diese IP ist derart ausgelegt worden, dass nachgelagerte digitale Verarbeitung und sonstige Anwendungslogik von den meisten leistungs- und (...)

Unterstützte Produkte und Hardware
GUI für Evaluierungsmodul (EVM)

DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI-Installationsprogramm, v5.31

Diese Pro-GUI für Hochgeschwindigkeits-Datenwandler ist ein PC-Programm (Windows® XP/7/10-kompatibel), das entwickelt wurde, um die Evaluierung der meisten Hochgeschwindigkeits-Datenwandler von TI [Analog-Digital-Wandler (ADC) und Digital-Analog-Wandler (DAC)] sowie analoge Frontend-Plattformen (...)

Unterstützte Produkte und Hardware
GUI für Evaluierungsmodul (EVM)

SLAC644 — DAC3XJ8XEVM Software

Unterstützte Produkte und Hardware
GUI für Evaluierungsmodul (EVM)

SLAC661 — TSW3xJ8xEVM Software

Unterstützte Produkte und Hardware
Simulationsmodell

DAC38J84 IBIS Model

SLAM197.ZIP (50 KB) - IBIS-Modell
Unterstützte Produkte und Hardware
Simulationsmodell

DAC38RF8x IBIS-AMI Model (Rev. A)

SLAM343A.ZIP (24658 KB) - IBIS-AMI-Modell
Unterstützte Produkte und Hardware
Referenzdesign

TIDA-00335 — Referenzdesign für Hochfrequenzsender mit großer Bandbreite

This design illustrates the circuit modifications required to support high bandwidth and  high frequency applications using current source DACs like the  DAC38J84 with the TRF3704 modulator.  The TRF3704 is a 6 GHz modulator capable of supporting wide BB bandwidths.  The (...)

Unterstützte Produkte und Hardware
Referenzdesign

TIDA-00409 — 1 GHz-Bandbreite, Zweikanal-Transmitter bis zu 4 GHz – Referenzdesign

The TSW38J84 EVM reference design provides a platform to demonstrate a wideband dual transmit solution that incorporates an integrated LO.  The reference design utilizes the 2.5 GSPS DAC38J84 device with the high performance modulators: TRF3722 (including integrated PLL/VCO) and TRF3705. The (...)

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Referenzdesign

TIDA-00996 — Synchronisierter Multi-Transmitter – Referenzdesign Methode zur zeitlichen Ausrichtung mehrerer DACs

Um die Reichweite, Datenrate und Zuverlässigkeit moderner Mobilfunksysteme weiter zu erhöhen, legen Systemdesigner immer mehr Wert auf Mehrantennen-Sendersysteme, um Kombinationen von räumlicher Diversität und räumlichem Multiplexing zu erzielen. Solche Implementierungen können Pfadverluste und den (...)

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Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
FCCSP (AAV) 144 Ultra Librarian

Bestellen & Qualität

Empfohlene Produkte können Parameter, Evaluierungsmodule oder Referenzdesigns zu diesem TI-Produkt beinhalten.

Support und Schulungen

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