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D-Typ-Flipflops

SN74LVC1G74

AKTIV

Einfach-Flipflop (Typ D) mit positiver Flankensteuerung, Clear und Preset

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Datenblatt

SN74LVC1G74

AKTIV
Datenblatt Jetzt bestellen

Produktdetails

Number of channels 1 Technology family LVC Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 200 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
Number of channels 1 Technology family LVC Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 200 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
VSSOP (DCU) 8 6.2 mm² (2 mm × 3.1 mm) SSOP (DCT) 8 11.8 mm² (2.95 mm × 4 mm) X2SON (DQE) 8 1.4 mm² (1.4 mm × 1 mm) UQFN (RSE) 8 2.25 mm² (1.5 mm × 1.5 mm)
  • Available in the Texas Instruments NanoFree™ package
  • Supports 5-V VCC operation
  • Inputs accept voltages to 5.5-V
  • Supports down translation to VCC
  • Maximum tpd of 5.9-ns at 3.3-V
  • Low power consumption, 10-µA maximum ICC
  • ±24-mA output drive at 3.3-V
  • Typical VOLP (output ground bounce) < 0.8-V at VCC = 3.3-V, TA = 25°C
  • Typical VOHV (output VOH undershoot) > 2-V at VCC = 3.3 V, TA = 25°C
  • Ioff supports live insertion, partial-power-down mode, and back-drive protection
  • Latch-up performance exceeds 100 mA per JESD 78, class II
  • ESD protection exceeds JESD 22
    • 2000-V human-body model
    • 200-V machine model
    • 1000-V charged-device model
  • Available in the Texas Instruments NanoFree™ package
  • Supports 5-V VCC operation
  • Inputs accept voltages to 5.5-V
  • Supports down translation to VCC
  • Maximum tpd of 5.9-ns at 3.3-V
  • Low power consumption, 10-µA maximum ICC
  • ±24-mA output drive at 3.3-V
  • Typical VOLP (output ground bounce) < 0.8-V at VCC = 3.3-V, TA = 25°C
  • Typical VOHV (output VOH undershoot) > 2-V at VCC = 3.3 V, TA = 25°C
  • Ioff supports live insertion, partial-power-down mode, and back-drive protection
  • Latch-up performance exceeds 100 mA per JESD 78, class II
  • ESD protection exceeds JESD 22
    • 2000-V human-body model
    • 200-V machine model
    • 1000-V charged-device model

This single positive-edge-triggered D-type flip-flop is designed for 1.65-V to 5.5-V VCC operation.

NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

A low level at the preset ( PRE) or clear ( CLR) input sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not related directly to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

This single positive-edge-triggered D-type flip-flop is designed for 1.65-V to 5.5-V VCC operation.

NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

A low level at the preset ( PRE) or clear ( CLR) input sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not related directly to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
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Technische Dokumentation

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* Datenblatt SN74LVC1G74 Single Positive-Edge-Triggered D-Type Flip-Flop with Clear and Preset datasheet (Rev. G) PDF | HTML 14.09.2021
Anwendungshinweis Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 15.12.2022
Application brief Simplifying Solid-State Relay Designs With Logic PDF | HTML 08.01.2021
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Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

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Simulationsmodell

SN74LVC1G74 IBIS Model

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Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
VSSOP (DCU) 8 Ultra Librarian
SSOP (DCT) 8 Ultra Librarian
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UQFN (RSE) 8 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

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