製品詳細

DSP 1 C66x DSP MHz (Max) 750, 850 CPU 32-/64-bit Operating system DSP/BIOS Ethernet MAC 10/100/1000 PCIe 2 PCIe Gen2 Rating Catalog Operating temperature range (C) -40 to 100, 0 to 85
DSP 1 C66x DSP MHz (Max) 750, 850 CPU 32-/64-bit Operating system DSP/BIOS Ethernet MAC 10/100/1000 PCIe 2 PCIe Gen2 Rating Catalog Operating temperature range (C) -40 to 100, 0 to 85
  • One TMS320C66x DSP Core Subsystem (CorePac)
    • C66x Fixed- and Floating-Point CPU Core: Up to 850 MHz for C6654 and 600 MHz for C6652
  • Multicore Shared Memory Controller (MSMC)
    • Memory Protection Unit for DDR3_EMIF
  • Multicore Navigator
    • 8192 Multipurpose Hardware Queues with Queue Manager
    • Packet-Based DMA for Zero-Overhead Transfers
  • Peripherals
    • PCIe Gen2 (C6654 Only)
      • Single Port Supporting 1 or 2 Lanes
      • Supports up to 5 GBaud Per Lane
    • Gigabit Ethernet (GbE) Subsystem (C6654 Only)
      • One SGMII Port (C6654 Only)
      • Supports 10-, 100-, and 1000-Mbps Operation
    • 32-Bit DDR3 Interface
      • DDR3-1066
      • 4GB of Addressable Memory Space
    • 16-Bit EMIF
    • Universal Parallel Port
      • Two Channels of 8 Bits or 16 Bits Each
      • Supports SDR and DDR Transfers
    • Two UART Interfaces
    • Two Multichannel Buffered Serial Ports (McBSPs)
    • I2C Interface
    • 32 GPIO Pins
    • SPI Interface
    • Semaphore Module
    • Eight 64-Bit Timers
    • Two On-Chip PLLs
  • Commercial Temperature:
    • 0°C to 85°C
  • Extended Temperature:
    • –40°C to 100°C
  • One TMS320C66x DSP Core Subsystem (CorePac)
    • C66x Fixed- and Floating-Point CPU Core: Up to 850 MHz for C6654 and 600 MHz for C6652
  • Multicore Shared Memory Controller (MSMC)
    • Memory Protection Unit for DDR3_EMIF
  • Multicore Navigator
    • 8192 Multipurpose Hardware Queues with Queue Manager
    • Packet-Based DMA for Zero-Overhead Transfers
  • Peripherals
    • PCIe Gen2 (C6654 Only)
      • Single Port Supporting 1 or 2 Lanes
      • Supports up to 5 GBaud Per Lane
    • Gigabit Ethernet (GbE) Subsystem (C6654 Only)
      • One SGMII Port (C6654 Only)
      • Supports 10-, 100-, and 1000-Mbps Operation
    • 32-Bit DDR3 Interface
      • DDR3-1066
      • 4GB of Addressable Memory Space
    • 16-Bit EMIF
    • Universal Parallel Port
      • Two Channels of 8 Bits or 16 Bits Each
      • Supports SDR and DDR Transfers
    • Two UART Interfaces
    • Two Multichannel Buffered Serial Ports (McBSPs)
    • I2C Interface
    • 32 GPIO Pins
    • SPI Interface
    • Semaphore Module
    • Eight 64-Bit Timers
    • Two On-Chip PLLs
  • Commercial Temperature:
    • 0°C to 85°C
  • Extended Temperature:
    • –40°C to 100°C

The C6654 and C6652 are high performance fixed- and floating-point DSPs that are based on TI’s KeyStone multicore architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to 850 MHz for C6654 and 600 MHz for C6652. For developers of a broad range of applications, both C6654 and C6652 DSPs enable a platform that is power-efficient and easy to use. In addition, the C6654 and C6652 DSPs are fully backward compatible with all existing C6000™ family of fixed- and floating-point DSPs.

TI’s KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize intradevice and interdevice communication that lets the various DSP resources operate efficiently and seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data management between the various device components. The TeraNet is a nonblocking switch fabric enabling fast and contention-free internal data movement. The multicore shared memory controller allows access to shared and external memory directly without drawing from switch fabric capacity.

For fixed-point use, the C66x core has 4× the multiply accumulate (MAC) capability of C64x+ cores. In addition, the C66x core integrates floating-point capability and the per-core raw computational performance is an industry-leading 27.2 GMACS per core and 13.6 GFLOPS per core (@850 MHz frequency). The C66x core can execute 8 single precision floating-point MAC operations per cycle and can perform double- and mixed-precision operations and is IEEE 754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted for floating-point and vector math oriented processing. These enhancements yield sizeable performance improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions. The C66x core is backward code-compatible with TI’s previous generation C6000 fixed- and floating-point DSP cores, ensuring software portability and shortened software development cycles for applications migrating to faster hardware.

The C6654 and C6652 DSPs integrate a large amount of on-chip memory. In addition to 32KB of L1 program and data cache, 1024KB of dedicated memory can be configured as mapped RAM or cache. All L2 memories incorporate error detection and error correction. For fast access to external memory, this device includes a 32-bit DDR-3 external memory interface (EMIF) running at a rate of 1066 MHz and has ECC DRAM support.

This family supports a number of high-speed standard interfaces including PCI Express Gen2 and Gigabit Ethernet (PCIe and Gigabit Ethernet are not supported on the C6652). This family of DSPs also includes I2C, UART, Multichannel Buffered Serial Port (McBSP), Universal Parallel Port (uPP), and a 16-bit asynchronous EMIF, along with general-purpose CMOS IO.

The C6654 and C6652 devices have a complete set of development tools, which includes: an enhanced C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

TI’s KeyStone Multicore Architecture provides a high performance structure for integrating RISC and DSP cores with application-specific coprocessors and I/O. The KeyStone architecture is the first of its kind that provides adequate internal bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This internal bandwidth is achieved with four main hardware elements: Multicore Navigator, TeraNet, and Multicore Shared Memory Controller.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched central resource to move packets. The Multicore Shared Memory Controller lets processing cores access shared memory directly without drawing from the capacity of TeraNet, so packet movement cannot be blocked by memory access.

The C6654 and C6652 are high performance fixed- and floating-point DSPs that are based on TI’s KeyStone multicore architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to 850 MHz for C6654 and 600 MHz for C6652. For developers of a broad range of applications, both C6654 and C6652 DSPs enable a platform that is power-efficient and easy to use. In addition, the C6654 and C6652 DSPs are fully backward compatible with all existing C6000™ family of fixed- and floating-point DSPs.

TI’s KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize intradevice and interdevice communication that lets the various DSP resources operate efficiently and seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data management between the various device components. The TeraNet is a nonblocking switch fabric enabling fast and contention-free internal data movement. The multicore shared memory controller allows access to shared and external memory directly without drawing from switch fabric capacity.

For fixed-point use, the C66x core has 4× the multiply accumulate (MAC) capability of C64x+ cores. In addition, the C66x core integrates floating-point capability and the per-core raw computational performance is an industry-leading 27.2 GMACS per core and 13.6 GFLOPS per core (@850 MHz frequency). The C66x core can execute 8 single precision floating-point MAC operations per cycle and can perform double- and mixed-precision operations and is IEEE 754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted for floating-point and vector math oriented processing. These enhancements yield sizeable performance improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions. The C66x core is backward code-compatible with TI’s previous generation C6000 fixed- and floating-point DSP cores, ensuring software portability and shortened software development cycles for applications migrating to faster hardware.

The C6654 and C6652 DSPs integrate a large amount of on-chip memory. In addition to 32KB of L1 program and data cache, 1024KB of dedicated memory can be configured as mapped RAM or cache. All L2 memories incorporate error detection and error correction. For fast access to external memory, this device includes a 32-bit DDR-3 external memory interface (EMIF) running at a rate of 1066 MHz and has ECC DRAM support.

This family supports a number of high-speed standard interfaces including PCI Express Gen2 and Gigabit Ethernet (PCIe and Gigabit Ethernet are not supported on the C6652). This family of DSPs also includes I2C, UART, Multichannel Buffered Serial Port (McBSP), Universal Parallel Port (uPP), and a 16-bit asynchronous EMIF, along with general-purpose CMOS IO.

The C6654 and C6652 devices have a complete set of development tools, which includes: an enhanced C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

TI’s KeyStone Multicore Architecture provides a high performance structure for integrating RISC and DSP cores with application-specific coprocessors and I/O. The KeyStone architecture is the first of its kind that provides adequate internal bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This internal bandwidth is achieved with four main hardware elements: Multicore Navigator, TeraNet, and Multicore Shared Memory Controller.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched central resource to move packets. The Multicore Shared Memory Controller lets processing cores access shared memory directly without drawing from the capacity of TeraNet, so packet movement cannot be blocked by memory access.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート TMS320C6652 and TMS320C6654 Fixed and Floating-Point Digital Signal Processor データシート (Rev. E) 2019年 9月 4日
* エラッタ TMS320C6654/5/7 Fixed and Floating-Point DSP Silicon Errata (Silicon Rev 1.0) (Rev. C) 2016年 5月 19日
アプリケーション・ノート Keystone Error Detection and Correction EDC ECC (Rev. A) 2021年 6月 25日
アプリケーション・ノート How to Migrate CCS 3.x Projects to the Latest CCS (Rev. A) 2021年 5月 19日
ユーザー・ガイド SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 2020年 6月 1日
アプリケーション・ノート FFT 2019年 6月 11日
アプリケーション・ノート KeystoneI Bootloader Resources and FAQ 2019年 5月 29日
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist 2019年 5月 17日
アプリケーション・ノート Hardware Design Guide for KeyStone Devices (Rev. D) 2019年 3月 21日
アプリケーション・ノート KeyStone I DDR3 interface bring-up 2019年 3月 6日
技術記事 Bringing the next evolution of machine learning to the edge 2018年 11月 27日
技術記事 How quality assurance on the Processor SDK can improve software scalability 2018年 8月 22日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. C) 2018年 1月 23日
アプリケーション・ノート Thermal Design Guide for DSP and ARM Application Processors (Rev. B) 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017年 7月 26日
アプリケーション・ノート KeyStone DDR3 Initialization (Rev. E) 2016年 10月 28日
技術記事 Clove: Low-Power video solutions based on Sitara™ AM57x processors 2016年 7月 21日
その他の技術資料 TMS320C6657/55/54 Power efficient high performance for process-intensive apps (Rev. A) 2016年 5月 23日
アプリケーション・ノート SERDES Link Commissioning on KeyStone I and II Devices 2016年 4月 13日
技術記事 TI's new DSP Benchmark Site 2016年 2月 8日
アプリケーション・ノート TI DSP Benchmarking 2016年 1月 13日
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note (Rev. B) 2015年 8月 13日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) 2015年 5月 6日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) 2015年 4月 9日
ホワイト・ペーパー TI’s processors leading the way in embedded analytics 2015年 3月 3日
ユーザー・ガイド DDR3 Memory Controller for KeyStone I Devices User's Guide (Rev. E) 2015年 1月 20日
アプリケーション・ノート TI Draco IBIS-AMI Models 2014年 10月 9日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 4日
その他の技術資料 KeyStone Lab Manual - Training 2014年 6月 5日
ユーザー・ガイド System Analyzer User's Guide (Rev. F) 2013年 11月 18日
ユーザー・ガイド PCI Express (PCIe) for KeyStone Devices User's Guide (Rev. D) 2013年 9月 30日
ユーザー・ガイド Bootloader for KeyStone Architecture User's Guide (Rev. C) 2013年 7月 15日
ホワイト・ペーパー Accelerating high-performance computing development with Desktop Linux SDK 2013年 7月 8日
ユーザー・ガイド C66x CorePac User's Guide (Rev. C) 2013年 6月 28日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013年 6月 28日
その他の技術資料 OpenMP Programming for TMS320C66x Multicore DSPs (Rev. A) 2012年 11月 5日
アプリケーション・ノート SerDes Implementation Guidelines for the C66x 2012年 10月 31日
その他の技術資料 TMS320C66x high-performance multicore DSPs for video surveillance 2012年 9月 6日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.3 User's Guide (Rev. W) 2012年 8月 21日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.3 User's Guide (Rev. U) 2012年 8月 21日
ユーザー・ガイド Ethernet Media Access Controller (EMAC) User's Guide for KeyStone Devices 2012年 7月 12日
ユーザー・ガイド Universal Parallel Port (UPP) User's Guide for KeyStone Devices 2012年 6月 11日
ユーザー・ガイド Multichannel Buffered Serial Port (MCBSP) User's Guide for KeyStone Devices 2012年 5月 25日
ホワイト・ペーパー Leveraging TI’s multicore processors for machine vision applications 2012年 5月 9日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012年 3月 30日
ユーザー・ガイド Interrupt Controller (INTC) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 27日
ホワイト・ペーパー Superior performance at breakthrough size, weight & power 2012年 3月 26日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 22日
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011年 12月 13日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) for KeyStone Devices User's Guide (Rev. A) 2011年 10月 15日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ユーザー・ガイド Embedded Trace for KeyStone Devices User's Guide (Rev. A) 2011年 9月 22日
ユーザー・ガイド Inter-Integrated Circuit (I2C) User's Guide for the C66x DSP 2011年 9月 2日
ホワイト・ペーパー KeyStone Multicore SoC Tool Suite: one platform for all needs 2011年 6月 17日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011年 5月 24日
ホワイト・ペーパー Middleware/Firmware design challenges due to dynamic raw NAND market 2011年 5月 19日
アプリケーション・ノート TMS320C66x DSP Generation of Devices (Rev. A) 2011年 4月 25日
ホワイト・ペーパー KeyStone Memory Architecture White Paper (Rev. A) 2010年 12月 21日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド DRx52x Inter-Integrated Circuit (I2C) Reference Guide 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) User's Guide for the C66x DSP 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日
ユーザー・ガイド TMS320C649x DSP Universal Asynchronous Receiver/Transmitter (UART) User’s Guide 2010年 11月 9日
ユーザー・ガイド Flip Chip Ball Grid Array Package Reference Guide (Rev. A) 2005年 5月 23日
アプリケーション・ノート Application Note 1281 Bumped Die (Flip Chip) Packages (Rev. A) 2004年 5月 1日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

TMDSEVM6657 — TMS320C6657 Lite 評価モジュール

The TMS3206657 Lite Evaluation Module (EVM), is an easy-to-use, cost-efficient development tool that helps developers quickly get started with designs using the C6657 or C6655 or C6654 family of DSPs. The EVM includes an on-board, single C6657 processor with robust connectivity options that allows (...)

TI.com で取り扱いなし
ドーター・カード

SHELD-3P-DSP-SOMS — Sheldon DSP-FPGA ボード

Sheldon Instruments は、PCIe/PCI、PCI104e/PCI104、XMC/PMC、および CompactPCI システム向けの、DSP ベースの COTS データ・アクイジションおよび制御ハードウェアを、さまざまなアプリケーションや市場向けのドライバやリアルタイム開発ソフトウェアとともに設計、製造しています。

Sheldon Instruments の詳細については https://sheldoninstruments.com をご覧ください。




From: Sheldon Instruments, Inc.
デバッグ・プローブ

TMDSEMU200-U — Spectrum Digital XDS200 USB エミュレータ

Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI (...)

TI.com で取り扱いなし
デバッグ・プローブ

TMDSEMU560V2STM-U — Blackhawk XDS560v2 システム・トレース USB エミュレータ

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

TI.com で取り扱いなし
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

TI.com で取り扱いなし
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO Code Composer Studio 統合開発環境(IDE)

Code Composer Studio؜™ software is an integrated development environment (IDE) that supports TI's microcontroller (MCU) and embedded processor portfolios. Code Composer Studio software comprises a suite of tools used to develop and debug embedded applications. The software includes an (...)
サポートされている製品とハードウェア

サポートされている製品とハードウェア

こちらの設計リソースは、このカテゴリに属する製品の大半をサポートしています。

サポート状況を確認するには、製品の詳細ページをご覧ください

parametric-filter MSP430 マイコン
parametric-filter Arm ベースのマイコン
parametric-filter Zigbee 製品
parametric-filter Wi-Fi 製品
parametric-filter Thread 製品
parametric-filter Sub-1GHz 製品
parametric-filter マルチプロトコル製品
parametric-filter Bluetooth 製品
製品
車載ミリ波レーダー・センサ
AWR1243 76GHz ~ 81GHz 高性能車載向けミリ波 IC AWR1443 マイコンとハードウェア・アクセラレータを統合したシングルチップ 76GHz ~ 81GHz 車載レーダー・センサ AWR1642 DSP とマイコンを統合したシングルチップ 76GHz ~ 81GHz 車載レーダー・センサ AWR1843 DSP、マイコン、レーダー・アクセラレータを統合したシングルチップ 76GHz ~ 81GHz 車載レーダー・センサ AWR1843AOP Single-chip 76-GHz to 81-GHz automotive radar sensor integrating antenna on package, DSP and MCU AWR2243 車載、第 2 世代、76GHz ~ 81GHz、高性能用 MMIC (モノリシック・マイクロ波 IC) AWR2944 車載対応、コーナー・レーダーと長距離レーダー向け、第 2 世代の 76GHz ~ 81GHz 高性能 SoC AWR6443 Single-chip 60-GHz to 64-GHz automotive radar sensor integrating MCU and radar accelerator AWR6843 DSP、マイコン、レーダー・アクセラレータを統合したシングルチップ 60GHz ~ 64GHz 車載レーダー・センサ AWR6843AOP 車載対応、DSP とマイコンをアンテナ・オン・パッケージに内蔵、シングルチップ 60GHz ~ 64GHz レーダー・センサ
産業用ミリ波レーダー・センサ
IWR1443 マイコンとハードウェア・アクセラレータを統合したシングルチップ 76GHz ~ 81GHz ミリ波センサ IWR1642 DSP とマイコンを統合したシングルチップ 76GHz ~ 81GHz ミリ波センサ IWR1843 DSP、マイコン、レーダー・アクセラレータを統合したシングルチップ 76GHz ~ 81GHz 産業用レーダー・センサ IWR6443 マイコンとハードウェア・アクセラレータを統合したシングルチップ 60GHz ~ 64GHz インテリジェント・ミリ波センサ IWR6843 処理機能内蔵シングルチップ 60GHz ~ 64GHz インテリジェント・ミリ波センサ IWR6843AOP 統合型アンテナ・オン・パッケージ (AoP)、シングルチップ、60GHz ~ 64GHz、インテリジェント・ミリ波センサ
クラウドで評価することができます ダウンロードオプション
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-C665X — C665x プロセッサ向けプロセッサ SDK:TI-RTOS をサポート

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)
ドライバまたはライブラリ

MATHLIB — DSP 演算ライブラリ、浮動小数点デバイス用

The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
ドライバまたはライブラリ

SPRC264 — C64x+IMGLIB

C5000/6000 Image Processing Library (IMGLIB) is an optimized image/video processing function library for C programmers. It includes C-callable general-purpose image/video processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ドライバまたはライブラリ

SPRC265 — C64x+DSPLIB

TMS320C6000 Digital Signal Processor Library (DSPLIB) is a platform-optimized DSP function library for C programmers. It includes C-callable, general-purpose signal-processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ドライバまたはライブラリ

TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO-KEYSTONE — マルチコア・プロセッサ Code Composer Studio(CCStudio)統合開発環境(IDE)

Download the latest version of Code Composer Studio

Code Composer Studio™ - Integrated Development Environment for Multicore DSP and ARM including KeyStone Processors and Jacinto Processors

Code Composer Studio is an integrated development environment (IDE) that supports TI's Microcontroller and Embedded Processors portfolio. Code Composer Studio (...)

ソフトウェア・コーデック

C66XCODECS — コーデック - ビデオ、スピーチ - C66x ベース・デバイス用

TI のコーデックは無償であり、量産ライセンスが付属しているほか、今すぐダウンロードできます。いずれも量産テスト済みで、ビデオや音声の各アプリケーションに簡単に統合可能です。多くの場合、C66x プラットフォーム向けの C64x+ コーデックが提供済みであり、検証済みです。各インストーラやダウンロード・ページから、データシートとリリース・ノートが利用可能です。

下記の 「Download options」 (オプションのダウンロード) ボタンを使用して入手できるコーデックは、TI が現時点で提供している、最新のテスト済みバージョンです。さらに、一部のアプリケーション・デモで、TI (...)

ソフトウェア・コーデック

VOCAL-3P-DSPVOIPCODECS — Vocal Technologies の DSP VoIP コーデック

25 年を超えるアセンブリおよび C コード開発の実績がある Vocal のモジュール式ソフトウェア・スイートは、さまざまな TI DSP で利用できます。対象とする製品には、ATA、VoIP サーバーおよびゲートウェイ、HPNA ベースの IPBX、ビデオ監視、音声およびビデオ会議、音声およびデータ RF デバイス、RoIP ゲートウェイ、政府機関向けセキュア・デバイス、合法的傍受ソフトウェア、医療用デバイス、組み込みモデム、T.38 ファックス、FoIP などがあります。

Vocal Technologies の詳細については https://www.vocal.com をご覧ください。
From: VOCAL Technologies, Ltd.
シミュレーション・モデル

TMS320C6657/55/54 CZH BSDL Model (Silicon Revision 1)

SPRM572.ZIP (21 KB) - BSDL Model
シミュレーション・モデル

TMS320C6654 CYP IBIS Model

SPRM598.ZIP (415 KB) - IBIS Model
シミュレーション・モデル

C6654 Power Consumption Model (Rev. A)

SPRM602A.ZIP (173 KB) - Power Model
シミュレーション・モデル

KeyStone I SerDes IBIS AMI Models

SPRM742.ZIP (969314 KB) - IBIS Model
lock = エクスポートの承認が必要 (1 分)
設計ツール

PROCESSORS-3P-SEARCH — Arm-based MPU, arm-based MCU and DSP third-party search tool

TI has partnered with companies to offer a wide range of software, tools, and SOMs using TI processors to accelerate your path to production. Download this search tool to quickly browse our third-party solutions and find the right third-party to meet your needs. The software, tools and modules (...)
リファレンス・デザイン

TIDEP0036 — 効率的な OPUS コーデック・ソリューションを実施する TMS320C6657 を使用したリファレンス・デザイン

The TIDEP0036 reference design provides an example of the ease of running TI optimized Opus encoder/decoder on the TMS320C6657 device. Since Opus supports a a wide range of bit rates, frame sizes and sampling rates, all with low delay, it has applicability for voice communications, networked audio (...)
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購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

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