TMS320DM640

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CPU

32-/64-bit

Operating system

DSP/BIOS

Rating

Catalog

Operating temperature range (°C)

-40 to 105

CPU

32-/64-bit

Operating system

DSP/BIOS

Rating

Catalog

Operating temperature range (°C)

-40 to 105

OMFCBGA (ZDK)

548

529 mm² (23 mm × 23 mm)

OMFCBGA (GNZ)

548

729 mm² (27 mm × 27 mm)

OMFCBGA (ZNZ)

548

729 mm² (27 mm × 27 mm)

High-Performance Digital Media Processor (TMS320DM641/TMS320DM640)
- 2.5-, 2-, 1.67-ns Instruction Cycle Time
- 400-, 500-, 600-MHz Clock Rate
- Eight 32-Bit Instructions/Cycle
- 3200, 4000, 4800 MIPS
- Fully Software-Compatible With C64x™
VelociTI.2™ Extensions to VelociTI™ Advanced Very-Long-Instruction-Word VLIW) TMS320C64x™ DSP Core
- Eight Highly Independent Functional Units With VelociTI.2™ Extensions:
  - Six ALUs (32-/40-Bit), Each Supports Single 32-Bit, Dual 16-Bit, or Quad 8-Bit Arithmetic per Clock Cycle
  - Two Multipliers Support Four 16 x 16-Bit Multiplies (32-Bit Results) per Clock Cycle or Eight 8 x 8-Bit Multiplies (16-Bit Results) per Clock Cycle
- Load-Store Architecture With Non-Aligned Support
- 64 32-Bit General-Purpose Registers
- Instruction Packing Reduces Code Size
- All Instructions Conditional
Instruction Set Features
- Byte-Addressable (8-/16-/32-/64-Bit Data)
- 8-Bit Overflow Protection
- Bit-Field Extract, Set, Clear
- Normalization, Saturation, Bit-Counting
- VelociTI.2™ Increased Orthogonality
L1/L2 Memory Architecture
- 128K-Bit (16K-Byte) L1P Program Cache (Direct Mapped)
- 128K-Bit (16K-Byte) L1D Data Cache (2-Way Set-Associative)
- 1M-Bit (128K-Byte) L2 Unified Mapped RAM/Cache (Flexible RAM/Cache Allocation)
Endianess: Little Endian, Big Endian
32-Bit External Memory Interface (EMIF)
- Glueless Interface to Asynchronous Memories (SRAM and EPROM) and Synchronous Memories (SDRAM, SBSRAM, ZBT SRAM, and FIFO)
- 1024M-Byte Total Addressable External Memory Space
Enhanced Direct-Memory-Access (EDMA) Controller (64 Independent Channels)
10/100 Mb/s Ethernet MAC (EMAC)
- IEEE 802.3 Compliant
- Media Independent Interface (MII)
- 8 Independent Transmit (TX) and 1 Receive (RX) Channel
Management Data Input/Output (MDIO)
Two Configurable Video Ports (DM641)
One Configurable Video Port (DM640)
- Providing a Glueless I/F to Common Video Decoder and Encoder Devices
- Supports Multiple Resolutions and Video Standards
VCXO Interpolated Control Port (VIC)
- Supports Audio/Video Synchronization
Host-Port Interface (HPI) [16-Bit] (DM641)
Multichannel Audio Serial Port (McASP)
- Four Serial Data Pins
- Wide Variety of I2S and Similar Bit Stream Format
- Integrated Digital Audio I/F Transmitter Supports S/PDIF, IEC60958-1, AES-3, CP-430 Formats
Inter-Integrated Circuit (I²C) Bus
Two Multichannel Buffered Serial Ports
Three 32-Bit General-Purpose Timers
Eight General-Purpose I/O (GPIO) Pins
Flexible PLL Clock Generator
IEEE-1149.1 (JTAG†) Boundary-Scan-Compatible
548-Pin Ball Grid Array (BGA) Package (GDK and ZDK Suffixes), 0.8-mm Ball Pitch
548-Pin Ball Grid Array (BGA) Package (GNZ and ZNZ Suffixes), 1.0-mm Ball Pitch
0.13-µm/6-Level Cu Metal Process (CMOS)
3.3-V I/Os, 1.2-V Internal (-400, -500)
3.3-V I/Os, 1.4-V Internal (-600)

C64x, VelociTI.2, VelociTI, and TMS320C64x are trademarks of Texas Instruments.
All trademarks are the property of their respective owners.
† IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.
TMS320C6000 and C6000 are trademarks of Texas Instruments.
Windows is a registered trademark of the Microsoft Corporation.

High-Performance Digital Media Processor (TMS320DM641/TMS320DM640)
- 2.5-, 2-, 1.67-ns Instruction Cycle Time
- 400-, 500-, 600-MHz Clock Rate
- Eight 32-Bit Instructions/Cycle
- 3200, 4000, 4800 MIPS
- Fully Software-Compatible With C64x™
VelociTI.2™ Extensions to VelociTI™ Advanced Very-Long-Instruction-Word VLIW) TMS320C64x™ DSP Core
- Eight Highly Independent Functional Units With VelociTI.2™ Extensions:
  - Six ALUs (32-/40-Bit), Each Supports Single 32-Bit, Dual 16-Bit, or Quad 8-Bit Arithmetic per Clock Cycle
  - Two Multipliers Support Four 16 x 16-Bit Multiplies (32-Bit Results) per Clock Cycle or Eight 8 x 8-Bit Multiplies (16-Bit Results) per Clock Cycle
- Load-Store Architecture With Non-Aligned Support
- 64 32-Bit General-Purpose Registers
- Instruction Packing Reduces Code Size
- All Instructions Conditional
Instruction Set Features
- Byte-Addressable (8-/16-/32-/64-Bit Data)
- 8-Bit Overflow Protection
- Bit-Field Extract, Set, Clear
- Normalization, Saturation, Bit-Counting
- VelociTI.2™ Increased Orthogonality
L1/L2 Memory Architecture
- 128K-Bit (16K-Byte) L1P Program Cache (Direct Mapped)
- 128K-Bit (16K-Byte) L1D Data Cache (2-Way Set-Associative)
- 1M-Bit (128K-Byte) L2 Unified Mapped RAM/Cache (Flexible RAM/Cache Allocation)
Endianess: Little Endian, Big Endian
32-Bit External Memory Interface (EMIF)
- Glueless Interface to Asynchronous Memories (SRAM and EPROM) and Synchronous Memories (SDRAM, SBSRAM, ZBT SRAM, and FIFO)
- 1024M-Byte Total Addressable External Memory Space
Enhanced Direct-Memory-Access (EDMA) Controller (64 Independent Channels)
10/100 Mb/s Ethernet MAC (EMAC)
- IEEE 802.3 Compliant
- Media Independent Interface (MII)
- 8 Independent Transmit (TX) and 1 Receive (RX) Channel
Management Data Input/Output (MDIO)
Two Configurable Video Ports (DM641)
One Configurable Video Port (DM640)
- Providing a Glueless I/F to Common Video Decoder and Encoder Devices
- Supports Multiple Resolutions and Video Standards
VCXO Interpolated Control Port (VIC)
- Supports Audio/Video Synchronization
Host-Port Interface (HPI) [16-Bit] (DM641)
Multichannel Audio Serial Port (McASP)
- Four Serial Data Pins
- Wide Variety of I2S and Similar Bit Stream Format
- Integrated Digital Audio I/F Transmitter Supports S/PDIF, IEC60958-1, AES-3, CP-430 Formats
Inter-Integrated Circuit (I²C) Bus
Two Multichannel Buffered Serial Ports
Three 32-Bit General-Purpose Timers
Eight General-Purpose I/O (GPIO) Pins
Flexible PLL Clock Generator
IEEE-1149.1 (JTAG†) Boundary-Scan-Compatible
548-Pin Ball Grid Array (BGA) Package (GDK and ZDK Suffixes), 0.8-mm Ball Pitch
548-Pin Ball Grid Array (BGA) Package (GNZ and ZNZ Suffixes), 1.0-mm Ball Pitch
0.13-µm/6-Level Cu Metal Process (CMOS)
3.3-V I/Os, 1.2-V Internal (-400, -500)
3.3-V I/Os, 1.4-V Internal (-600)

The TMS320C64x™ DSPs (including the TMS320DM641 and TMS320DM640 devices) are the highest-performance fixed-point DSP generation in the TMS320C6000™ DSP platform. The TMS320DM641 (DM641) and TMS320DM640 (DM640) devices are based on the second-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture (VelociTI.2™) developed by Texas Instruments (TI), making these DSPs an excellent choice for digital media applications. The C64x™ is a code-compatible member of the C6000™ DSP platform.

With performance of up to 4800 million instructions per second (MIPS) at a clock rate of 600 MHz, the DM641 device offers cost-effective solutions to high-performance DSP programming challenges.

With performance of up to 3200 million instructions per second (MIPS) at a clock rate of 400 MHz, the DM640 device offers cost-effective solutions to high-performance DSP programming challenges.

The DM641/DM640 DSP possesses the operational flexibility of high-speed controllers and the numerical capability of array processors. The C64x™ DSP core processor has 64 general-purpose registers of 32-bit word length and eight highly independent functional units-two multipliers for a 32-bit result and six arithmetic logic units (ALUs)-with VelociTI.2™ extensions. The VelociTI.2™ extensions in the eight functional units include new instructions to accelerate the performance in video and imaging applications and extend the parallelism of the VelociTI™ architecture. The DM641 can produce four 16-bit multiply-accumulates (MACs) per cycle for a total of 2400 million MACs per second (MMACS), or eight 8-bit MACs per cycle for a total of 4800 MMACS. The DM640 can produce four 16-bit multiply-accumulates (MACs) per cycle for a total of 1600 million MACs per second (MMACS), or eight 8-bit MACs per cycle for a total of 3200 MMACS. The DM641/DM640 DSP also has application-specific hardware logic, on-chip memory, and additional on-chip peripherals similar to the other C6000™ DSP platform devices.

The DM641/DM640 uses a two-level cache-based architecture and has a powerful and diverse set of peripherals. The Level 1 program cache (L1P) is a 128-Kbit direct mapped cache and the Level 1 data cache (L1D) is a 128-Kbit 2-way set-associative cache. The Level 2 memory/cache (L2) consists of an 1-Mbit memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two. The peripheral set includes: two configurable video ports (DM641); one configurable video port (DM640); a 10/100 Mb/s Ethernet MAC (EMAC); a management data input/output (MDIO) module; a VCXO interpolated control port (VIC); one 4-bit multichannel buffered audio serial port (McASP0); an inter-integrated circuit (I2C) Bus module; two multichannel buffered serial ports (McBSPs); three 32-bit general-purpose timers; a 16-bit host-port interface (HPI16); a 8-pin general-purpose input/output port (GP0) with programmable interrupt/event generation modes; and a 32-bit glueless external memory interface (EMIFA), which is capable of interfacing to synchronous and asynchronous memories and peripherals.

The DM641 device has two single-channel 8-bit configurable video port peripherals (VP0 and VP1). The DM640 device has one single-channel 8-bit configurable video port peripheral (VP0). These video port peripherals provide a glueless interface to common video decoder and encoder devices. The DM641/DM640 video port peripherals support multiple resolutions and video standards (e. g., CCIR601 and ITU-).

These video port peripherals are configurable and can support either video capture and/or video display modes.

For more details on the Video Port peripherals, see the TMS320C64x DSP Video Port/VCXO Interpolated Control (VIC) Port Reference Guide (literature number SPRU629).

The McASP0 port supports one transmit and one receive clock zone, with four serial data pins which can be individually allocated to any of the two zones. The serial port supports time-division multiplexing on each pin from 2 to 32 time slots. The DM641/DM640 has sufficient bandwidth to support all 4 serial data pins transmitting a 192-kHz stereo signal. Serial data in each zone may be transmitted and received on multiple serial data pins simultaneously and formatted in a multitude of variations on the Philips Inter-IC Sound (I²S) format.

In addition, the McASP0 transmitter may be programmed to output multiple S/PDIF, IEC60958, AES-3, CP-430 encoded data channels simultaneously, with a single RAM containing the full implementation of user data and channel status fields.

McASP0 also provides extensive error-checking and recovery features, such as the bad clock detection circuit for each high-frequency master clock which verifies that the master clock is within a programmed frequency range.

The VCXO interpolated control (VIC) port provides digital-to-analog conversion with resolution from 9-bits to up to 16-bits. The output of the VIC is a single bit interpolated D/A output. For more details on the VIC port, see the TMS320C64x DSP Video Port/VCXO Interpolated Control (VIC) Port Reference Guide (literature number SPRU629).

The ethernet media access controller (EMAC) provides an efficient interface between the DM641/DM640 DSP core processor and the network. The DM641/DM640 EMAC supports both 10Base-T and 100Base-TX, or 10 Mbits/second (Mbps) and 100 Mbps in either half- or full-duplex, with hardware flow control and quality of service (QOS) support. The DM641/DM640 EMAC makes use of a custom interface to the DSP core that allows efficient data transmission and reception. For more details on the EMAC, see the TMS320C6000 DSP Ethernet Media Access Controller (EMAC) / Management Data Input/Output (MDIO) Module Reference Guide (literature number SPRU628).

The management data input/output (MDIO) module continuously polls all 32 MDIO addresses in order to enumerate all PHY devices in the system. Once a PHY candidate has been selected by the DSP, the MDIO module transparently monitors its link state by reading the PHY status register. Link change events are stored in the MDIO module and can optionally interrupt the DSP, allowing the DSP to poll the link status of the device without continuously performing costly MDIO accesses. For more details on the MDIO, see the TMS320C6000 DSP Ethernet Media Access Controller (EMAC) / Management Data Input/Output (MDIO) Module Reference Guide (literature number SPRU628).

The I2C0 port on the TMS320DM641/DM640 allows the DSP to easily control peripheral devices and communicate with a host processor. In addition, the standard multichannel buffered serial port (McBSP) may be used to communicate with serial peripheral interface (SPI) mode peripheral devices.

The DM641/DM640 has a complete set of development tools which includes: a new C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows™ debugger interface for visibility into source code

With performance of up to 4800 million instructions per second (MIPS) at a clock rate of 600 MHz, the DM641 device offers cost-effective solutions to high-performance DSP programming challenges.

With performance of up to 3200 million instructions per second (MIPS) at a clock rate of 400 MHz, the DM640 device offers cost-effective solutions to high-performance DSP programming challenges.

These video port peripherals are configurable and can support either video capture and/or video display modes.

For more details on the Video Port peripherals, see the TMS320C64x DSP Video Port/VCXO Interpolated Control (VIC) Port Reference Guide (literature number SPRU629).

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上位の文書	タイプ	タイトル	フォーマットオプション	最新の英語版をダウンロード		日付
*	データシート	TMS320DM641/TMS320DM640 Video/Imaging Fixed-Point Digital Signal Processors データシート (Rev. F)				2010/10/12
*	エラッタ	TMS320C641x、TMS320DM64x、TMS320DRA342ZNZ、ZDK パッケージ生産中止および変換品	PDF \| HTML		PDF \| HTML	2026/07/23
*	エラッタ	TMS320DM641, TMS320DM640 DSPs Silicon Errata (Silicon Revisions 2.0,1.2,1.1,1.0) (Rev. G)				2005/08/31
	ユーザー・ガイド	Emulation and Trace Headers Technical Reference Manual (Rev. I)				2012/08/09
	アプリケーション・ノート	Introduction to TMS320C6000 DSP Optimization				2011/10/06
	ユーザー・ガイド	TMS320C64x DSP Video Port/ VCXO Interpolated Control (VIC) Port Reference Guide (Rev. G)				2010/11/12
	ユーザー・ガイド	TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide (Rev. J)				2010/07/30
	ユーザー・ガイド	TMS320C6000 DSP Peripherals Overview Reference Guide (Rev. Q)				2009/07/02
	ユーザー・ガイド	TMS320C6000 DSP Multi-channel Audio Serial Port (McASP) Reference Guide (Rev. J)				2008/11/20
	製品概要	TMS320C6000 高性能 DSP シリーズプロダクト・ブリテン (Rev. B 翻訳版)				2008/11/17
	アプリケーション・ノート	TMS320DM64xx、TMS320DM64x、および TMS320C6000 デバイスにおける熱考察		英語版		2008/05/05
	アプリケーション・ノート	TMS320C6000 EMIF-to-External SDRAM Interface (Rev. E)				2007/09/04
	アプリケーション・ノート	Migrating from TMS320DM642/3/1/0 to the TMS320DM648/7				2007/06/07
	ユーザー・ガイド	TMS320C6000 DSP External Memory Interface (EMIF) Reference Guide (Rev. E)				2007/04/11
	製品概要	TMS320C6000 DSP TCP/IP Stack Software (Rev. C)				2007/04/04
	ユーザー・ガイド	TMS320C6000 DSP Inter-Integrated Circuit (I2C) Module Reference Guide (Rev. D)				2007/03/26
	ユーザー・ガイド	TMS320C6000 DSP Multichannel Buffered Serial Port (McBSP) Reference Guide (Rev. G)				2006/12/14
	ユーザー・ガイド	TMS320C6000 DSP Enhanced Direct Memory Access (EDMA) Controller Reference Guide (Rev. C)				2006/11/15
	アプリケーション・ノート	IBISモデルを使用したタイミング解析 (Rev. A 翻訳版)		英語版 (Rev.A)		2006/11/06
	ユーザー・ガイド	TMS320C64x DSP Two-Level Internal Memory Reference Guide (Rev. C)				2006/02/28
	アプリケーション・ノート	TMS320DM640/1 Hardware Designer's Resource Guide (Rev. A)				2005/10/24
	アプリケーション・ノート	Migrating from TMS320C64x to TMS320C64x+ (Rev. A)				2005/10/20
	製品概要	TMS320DM64x Digital Media Processors - Product Bulletin (Rev. C)				2005/08/30
	ユーザー・ガイド	TMS320C6000 DSP Power-Down Logic and Modes Reference Guide (Rev. C)				2005/03/01
	アプリケーション・ノート	TMS320DM64x Power Consumption Summary (Rev. F)				2005/02/18
	ユーザー・ガイド	TMS320C6000 DSP 32-bit Timer Reference Guide (Rev. B)				2005/01/25
	アプリケーション・ノート	Use and Handling of Semiconductor Packages With ENIG Pad Finishes				2004/08/31
	ユーザー・ガイド	TMS320C6000 Chip Support Library API Reference Guide (Rev. J)				2004/08/13
	アプリケーション・ノート	High Resolution Video Using the DM642 DSP and the THS8200 Driver (Rev. A)				2004/05/03
	アプリケーション・ノート	Interfacing an LCD Controller to a DM642 Video Port (Rev. B)				2004/05/03
	アプリケーション・ノート	TMS320C6000 Tools: Vector Table and Boot ROM Creation (Rev. D)				2004/04/26
	アプリケーション・ノート	TMS320C6000 Board Design: Considerations for Debug (Rev. C)				2004/04/21
	ユーザー・ガイド	TMS320C6000 DSP EMAC/MDIO Module Reference Guide (Rev. A)				2004/03/26
	ユーザー・ガイド	TMS320C6000 DSP General-Purpose Input/Output (GPIO) Reference Guide (Rev. A)				2004/03/25
	アプリケーション・ノート	TMS320C6000 McBSP Initialization (Rev. C)				2004/03/08
	アプリケーション・ノート	TMS320C6000 EDMA IO Scheduling and Performance				2004/03/05
	その他の技術資料	Video/Imaging Benchmarks (Rev. A)				2004/03/01
	製品概要	Video Security over IP (VSIP) Development Platform Product Bulletin				2003/11/05
	ユーザー・ガイド	TMS320C6000 DSP Designing for JTAG Emulation Reference Guide				2003/07/31
	製品概要	TMS320DM64x Digital Media Development Tools Product Bulletin				2003/07/31
	ユーザー・ガイド	TMS320C6000 DSP Cache User's Guide (Rev. A)				2003/05/05
	アプリケーション・ノート	TMS320C6000 McBSP Interface to an ST-BUS Device (Rev. B)				2002/06/04
	アプリケーション・ノート	TMS320C6000 HPI to PCI Interfacing Using the PLX PCI9050 (Rev. C)				2002/04/17
	アプリケーション・ノート	TMS320C6000 Board Design for JTAG (Rev. C)				2002/04/02
	アプリケーション・ノート	TMS320C6000 EMIF to External Flash Memory (Rev. A)				2002/02/13
	アプリケーション・ノート	Cache Usage in High-Performance DSP Applications with the TMS320C64x				2001/12/13
	アプリケーション・ノート	Using a TMS320C6000 McBSP for Data Packing (Rev. A)				2001/10/31
	アプリケーション・ノート	TMS320C6000 Enhanced DMA: Example Applications (Rev. A)				2001/10/24
	アプリケーション・ノート	Interfacing theTMS320C6000 EMIFto a PCI Bus Using the AMCC S5933 PCI Controller (Rev. A)				2001/09/30
	アプリケーション・ノート	TMS320C6000 Host Port to MC68360 Interface (Rev. A)				2001/09/30
	アプリケーション・ノート	Using the TMS320C6000 McBSP as a High Speed Communication Port (Rev. A)				2001/08/31
	アプリケーション・ノート	TMS320C6000 Host Port to the i80960 Microprocessors Interface (Rev. A)				2001/08/31
	アプリケーション・ノート	TMS320C6000 EMIF to External Asynchronous SRAM Interface (Rev. A)				2001/08/31
	アプリケーション・ノート	TMS320C6000 System Clock Circuit Example (Rev. A)				2001/08/15
	アプリケーション・ノート	TMS320C6000 McBSP to Voice Band Audio Processor (VBAP) Interface (Rev. A)				2001/07/23
	アプリケーション・ノート	TMS320C6000 McBSP: AC'97 Codec Interface (TLV320AIC27) (Rev. A)				2001/07/10
	アプリケーション・ノート	TMS320C6000 McBSP: Interface to SPI ROM (Rev. C)				2001/06/30
	アプリケーション・ノート	TMS320C6000 Host Port to MPC860 Interface (Rev. A)				2001/06/21
	アプリケーション・ノート	TMS320C6000 McBSP: IOM-2 Interface (Rev. A)				2001/05/21
	ユーザー・ガイド	TMS320C64x Technical Overview (Rev. B)				2001/01/30
	アプリケーション・ノート	Circular Buffering on TMS320C6000 (Rev. A)				2000/09/12
	アプリケーション・ノート	TMS320C6000 McBSP as a TDM Highway (Rev. A)				2000/09/11
	アプリケーション・ノート	TMS320C6000 u-Law and a-Law Companding with Software or the McBSP				2000/02/02
	アプリケーション・ノート	General Guide to Implement Logarithmic and Exponential Operations on Fixed-Point				2000/01/31
	アプリケーション・ノート	TMS320C6000 C Compiler: C Implementation of Intrinsics				1999/12/07
	アプリケーション・ノート	TMS320C6000 McBSP: I2S Interface				1999/09/08

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグプローブ

XDS200 は、TI の組込みデバイスのデバッグに使用するデバッグプローブ (エミュレータ) です。大半のデバイスでは、より新しく低コストな XDS110 (www.ti.com/tool/TMDSEMU110-U) の使用が推奨されます。XDS200 は、単一のポッドで IEEE1149.1、IEEE1149.7、SWD などの幅広い規格をサポートします。すべての XDS デバッグプローブは、ETB (Embedded Trace Buffer、組込みトレースバッファ) 搭載のすべての Arm® と DSP プロセッサに対し、コアトレースとシステムトレースをサポートしています。

(...)

サポート対象の製品とハードウェア

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??asset.out-of-stock-ti_ja_JP??

入手不可

デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システムトレース USB デバッグプローブ

XDS560v2 は、XDS560™ デバッグプローブファミリの中で最高の性能を提供し、従来型の JTAG 規格（IEEE1149.1）と、cJTAG（IEEE1149.7）の両方をサポートしています。シリアルワイヤデバッグ (SWD) はサポートしていないことに注意してください。

すべての XDS デバッグプローブは、ETB（Embedded Trace Buffer、組込みトレースバッファ）搭載のすべての ARM と DSP プロセッサに対し、コアトレースとシステムトレースをサポートしています。ピンのトレースには、XDS560v2 PRO TRACE が必要です。

(...)

サポート対象の製品とハードウェア

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??asset.out-of-stock-ti_ja_JP??

入手不可

デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

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??asset.out-of-stock-ti_ja_JP??

入手不可

デバッグ・プローブ

LB-3P-TRACE32-DSP — デジタル信号プロセッサ（DSP）用 Lauterbach TRACE32デバッグおよびトレースシステム

Lauterbach‘s TRACE32® tools are a suite of leading-edge hardware and software components that enables developers to analyze, optimize and certify all kinds of single- or multi-core Digital Signal processors (DSPs) which are a popular choice for audio and video processing as well as radar data (...)

購入先：Lauterbach GmbH

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SPRC090 — Download TMS320C6000 Chip Support Library

チップサポートライブラリ (CSL) は、使いやすさ、各種 C6000 デバイス間の互換性確保、ハードウェアの抽象化を重視し、DSP のオンチップペリフェラルの構成と制御を目的とする API (アプリケーションプログラミングインターフェイス) を実装しています。このライブラリは開発環境の標準化と移植性を実現し、開発期間の短縮に貢献します。機能セクションに記載されている機能は、以下のデバイス専用にに設計されています：C6201, C6202, C6203, C6204, C6205, C6211, C6410, C6412, C6413, C6414, C6415, C6416, (...)

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SPRC122 — C62x/C64x Fast Run-Time Support Library

C62x/64x FastRTS ライブラリは、最適化済みの浮動小数点関数ライブラリであり、TMS320C62x または TMS320C64x どちらかのデバイスを使用する C プログラマ向けです。これらのルーチンは通常、最適な実行速度を重視する演算集中型のリアルタイムアプリケーションで使用します。現行の浮動小数点ライブラリ (RTS) の関数を FastRTS ライブラリで置き換えると、既存のコードを書き換えずに実行速度を大幅に高速化することができます。

また、このリリースは、FastRTS ライブラリで使用できる一部の関数に対応する C の実装も収録しています。これらの C (...)

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TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)

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