LMK04816

활성

듀얼 루프 PLL을 갖춘 3 입력의 저잡음 클록 지터 클리너

지금 주문하기

데이터 시트

document-pdfAcrobat LMK04816 Three Input Low-Noise Clock Jitter Cleaner With Dual Loop PLLs datasheet (Rev. C) (영어) PDF | HTML

LMK04816

활성

데이터 시트

지금 주문하기

제품 상세 정보

Number of input channels

3

Number of outputs

12

RMS jitter (fs)

100

Features

0 Delay

Output frequency (min) (MHz)

0.22

Output frequency (max) (MHz)

2600

Output type

LVCMOS, LVDS, LVPECL

Input type

LVCMOS, LVDS, LVPECL

Operating temperature range (°C)

-40 to 85

Number of input channels

3

Number of outputs

12

RMS jitter (fs)

100

Features

0 Delay

Output frequency (min) (MHz)

0.22

Output frequency (max) (MHz)

2600

Output type

LVCMOS, LVDS, LVPECL

Input type

LVCMOS, LVDS, LVPECL

Operating temperature range (°C)

-40 to 85

WQFN (NKD)

64

81 mm² (9 mm × 9 mm)

Ultralow RMS Jitter Performance
- 100-fs RMS Jitter (12 kHz to 20 MHz)
- 123-fs RMS Jitter (100 Hz to 20 MHz)
Dual-Loop PLLATINUM™ PLL Architecture
- PLL1
  - Integrated Low-Noise Crystal Oscillator
    Circuit
  - Holdover Mode When Input Clocks are Lost
    - Automatic or Manual Triggering and
      Recovery
- PLL2
  - Normalized 1-Hz PLL Noise Floor of
    –227 dBc/Hz
  - Phase Detector Rate Up to 155 MHz
  - OSCin Frequency-Doubler
  - Integrated Low-Noise VCO
  - VCO Frequency Ranges From 2370 MHz
    to 2600 MHz
Three Redundant Input Clocks With LOS
- Automatic and Manual Switch-Over Modes
50% Duty Cycle Output Divides, 1 to 1045 (Even
and Odd)
LVPECL, LVDS, or LVCMOS Programmable
Outputs
Precision Digital Delay, Fixed or Dynamically-
Adjustable
25-ps Step Analog Delay Control, Up to 575 ps
1/2 Clock Distribution Period Step Digital Delay,
up to 522 Steps
13 Differential Outputs; up to 26 Single-Ended
- Up to 5 VCXO and Crystal-Buffered Outputs
Clock Rates of Up to 2600 MHz
0-Delay Mode
Three Default Clock Outputs at Power Up
Multi-Mode: Dual PLL, Single PLL, and Clock
Distribution
Industrial Temperature Range: –40°C to +85°C
3.15-V to 3.45-V Operation
Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)

Ultralow RMS Jitter Performance
- 100-fs RMS Jitter (12 kHz to 20 MHz)
- 123-fs RMS Jitter (100 Hz to 20 MHz)
Dual-Loop PLLATINUM™ PLL Architecture
- PLL1
  - Integrated Low-Noise Crystal Oscillator
    Circuit
  - Holdover Mode When Input Clocks are Lost
    - Automatic or Manual Triggering and
      Recovery
- PLL2
  - Normalized 1-Hz PLL Noise Floor of
    –227 dBc/Hz
  - Phase Detector Rate Up to 155 MHz
  - OSCin Frequency-Doubler
  - Integrated Low-Noise VCO
  - VCO Frequency Ranges From 2370 MHz
    to 2600 MHz
Three Redundant Input Clocks With LOS
- Automatic and Manual Switch-Over Modes
50% Duty Cycle Output Divides, 1 to 1045 (Even
and Odd)
LVPECL, LVDS, or LVCMOS Programmable
Outputs
Precision Digital Delay, Fixed or Dynamically-
Adjustable
25-ps Step Analog Delay Control, Up to 575 ps
1/2 Clock Distribution Period Step Digital Delay,
up to 522 Steps
13 Differential Outputs; up to 26 Single-Ended
- Up to 5 VCXO and Crystal-Buffered Outputs
Clock Rates of Up to 2600 MHz
0-Delay Mode
Three Default Clock Outputs at Power Up
Multi-Mode: Dual PLL, Single PLL, and Clock
Distribution
Industrial Temperature Range: –40°C to +85°C
3.15-V to 3.45-V Operation
Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)

The LMK04816 device is the industry’s highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual-loop PLLATINUM architecture enables 111-fs RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200-fs RMS jitter (12 kHz to 20 MHz) using a low-cost external crystal and varactor diode.

The dual-loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

The LMK04816 device is the industry’s highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual-loop PLLATINUM architecture enables 111-fs RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200-fs RMS jitter (12 kHz to 20 MHz) using a low-cost external crystal and varactor diode.

The dual-loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

filter

기타 클록 지터 클리너 찾기

다운로드 스크립트와 함께 비디오 보기 비디오

기술 자료

검색된 결과가 없습니다. 검색어를 지우고 다시 시도하세요.

5개 모두 보기

상위 문서	유형	직함	형식 옵션	날짜
*	데이터 시트	LMK04816 Three Input Low-Noise Clock Jitter Cleaner With Dual Loop PLLs datasheet (Rev. C)	PDF \| HTML	2016. 1. 14
	애플리케이션 노트	AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A)		2013. 4. 26
	사용 설명서	LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs		2012. 7. 2
	사용 설명서	TSW3085EVM ACPR and EVM Measurements (TIDA-00076 Reference Guide)		2011. 12. 29
	설계 가이드	Clock Conditioner Owner's Manual		2006. 11. 10

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

LMK04816BEVAL — 3개 입력, 13개 출력, 듀얼 계단식 PLL 및 통합 2.5GHz VC를 지원하는 클록 지터 클리너

LMK04816은 차세대 시스템 요구 사항을 충족하는 고급 기능을 갖춘 탁월한 클록 지터 클리닝, 생성 및 분배를 갖춘 업계 최고 성능의 클록 컨디셔너입니다. 듀얼 루프 PLLatinum™ 아키텍처는 저비용 외부 크리스탈 및 버랙터 다이오드를 사용하여 저잡음 VCXO 모듈 또는 200fs rms 지터(12kHz~20MHz)를 사용하여 111fs rms 지터(12kHz~20MHz)를 지원합니다.

듀얼 루프 아키텍처는 두 개의 고성능 PLL(위상 동기 루프), 저잡음 크리스탈 오실레이터 회로 및 고성능 VCO(전압 제어 오실레이터)로 (...)

지원되는 제품 및 하드웨어

재고 있음

제한:

주문하려면 로그인

lock

재고를 보려면 로그인

??asset.out-of-stock-ti_ko_KR??

이용할 수 없음

소프트웨어 프로그래밍 도구

CODELOADER — CodeLoader Device Register Programming v4.19.0

The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

Which software do I use?

Product

(...)

지원되는 제품 및 하드웨어

다운로드 옵션

지원 소프트웨어

CLOCKDESIGNTOOL — Clock Design Tool Software

클록 설계 툴 소프트웨어는 타이밍 디바이스 솔루션의 부품 선택, 루프 필터 설계 및 시뮬레이션에 도움이 됩니다. 원하는 출력 주파수와 레퍼런스 주파수(옵션)를 입력하면 도구는 지정된 요구 사항, 디바이더 값 및 지터를 최소화하기 위한 권장 루프 필터를 충족하는 TI 디바이스를 제공합니다.

CLOCKDESIGNTOOL 튜토리얼 비디오

어떤 소프트웨어를 사용하나요?

제품

루프 필터 및 장치 구성 + 시뮬레이션

시뮬레이션 툴

장치 등록 (...)

지원되는 제품 및 하드웨어

다운로드 옵션

지원 소프트웨어

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

텍사스 인스트루먼트 클록 및 신시사이저(TICS) Pro 소프트웨어는 다음 접두사를 사용하여 제품 번호의 평가 모듈(EVM)을 프로그래밍하는 데 사용됩니다. CDC, LMK 및 LMX. 이러한 제품에는 위상 동기 루프 및 전압 제어 오실레이터(PLL+VCO), 신시사이저 및 클로킹 디바이스가 포함되어 있습니다.

지원되는 제품 및 하드웨어

다운로드 옵션

시뮬레이션 모델