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LMK1D1208

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8채널 출력 LVDS 1.8V, 2.5V 및 3.3V 버퍼

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LMK1D1208

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제품 상세 정보

Number of outputs 8 Additive RMS jitter (typ) (fs) 50 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Output skew (ps) 20 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LVDS Input type HCSL, LP-HCSL, LVCMOS, LVDS, LVPECL
Number of outputs 8 Additive RMS jitter (typ) (fs) 50 Core supply voltage (V) 1.8, 2.5, 3.3 Output supply voltage (V) 1.8, 2.5, 3.3 Output skew (ps) 20 Operating temperature range (°C) -40 to 105 Rating Catalog Output type LVDS Input type HCSL, LP-HCSL, LVCMOS, LVDS, LVPECL
VQFN (RHD) 28 25 mm² 5 x 5
  • High-performance LVDS clock buffer family with 2 inputs and 4 (2:4) or 8 (2:8) outputs.
  • Output frequency up to 2GHz.
  • Supply voltage: 1.71V to 3.465V
  • Low additive jitter: < maximum 60fs RMS in 12kHz to 20MHz at 156.25MHz

    • Very low phase noise floor: –164dBc/Hz (typical)

  • Very low propagation delay: < 575ps maximum

  • Output skew: 20ps maximum

  • Universal inputs accept LVDS, LVPECL, LVCMOS, LP-HCSL, HCSL and CML inputs
  • LVDS reference voltage, VAC_REF, available for capacitive-coupled inputs
  • Industrial temperature range: –40°C to 105°C
  • Packages available:

    • LMK1D1204: 3mm × 3mm, 16-pin VQFN (RGT)

    • LMK1D1208: 5mm × 5mm, 28-pin VQFN (RHD)
  • High-performance LVDS clock buffer family with 2 inputs and 4 (2:4) or 8 (2:8) outputs.
  • Output frequency up to 2GHz.
  • Supply voltage: 1.71V to 3.465V
  • Low additive jitter: < maximum 60fs RMS in 12kHz to 20MHz at 156.25MHz

    • Very low phase noise floor: –164dBc/Hz (typical)

  • Very low propagation delay: < 575ps maximum

  • Output skew: 20ps maximum

  • Universal inputs accept LVDS, LVPECL, LVCMOS, LP-HCSL, HCSL and CML inputs
  • LVDS reference voltage, VAC_REF, available for capacitive-coupled inputs
  • Industrial temperature range: –40°C to 105°C
  • Packages available:

    • LMK1D1204: 3mm × 3mm, 16-pin VQFN (RGT)

    • LMK1D1208: 5mm × 5mm, 28-pin VQFN (RHD)

The LMK1D120x clock buffer distributes one of two selectable clock inputs (IN0 and IN1) to 4 or 8 pairs of differential LVDS clock outputs (OUT0 through OUT7) with minimum skew for clock distribution. The LMK1D12xx family can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL, LP-HCSL, HCSL, CML or LVCMOS.

The LMK1D12xx is specifically designed for driving 50Ω transmission lines. In case of driving the inputs in single-ended mode, the appropriate bias voltage as shown in Figure 8-6 must be applied to the unused negative input pin.

The IN_SEL pin selects the input which is routed to the outputs. If this pin is left open, the pin disables the outputs (logic low). The part supports a fail-safe function. The device further incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.

The device operates in 1.8V or 2.5V or 3.3V supply environment and is characterized from –40°C to 105°C (ambient temperature). The LMK1D12xx package variant is shown in the table below:

The LMK1D120x clock buffer distributes one of two selectable clock inputs (IN0 and IN1) to 4 or 8 pairs of differential LVDS clock outputs (OUT0 through OUT7) with minimum skew for clock distribution. The LMK1D12xx family can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL, LP-HCSL, HCSL, CML or LVCMOS.

The LMK1D12xx is specifically designed for driving 50Ω transmission lines. In case of driving the inputs in single-ended mode, the appropriate bias voltage as shown in Figure 8-6 must be applied to the unused negative input pin.

The IN_SEL pin selects the input which is routed to the outputs. If this pin is left open, the pin disables the outputs (logic low). The part supports a fail-safe function. The device further incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.

The device operates in 1.8V or 2.5V or 3.3V supply environment and is characterized from –40°C to 105°C (ambient temperature). The LMK1D12xx package variant is shown in the table below:
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기술 자료

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상위 문서 유형 직함 형식 옵션 날짜
* Data sheet LMK1D120x Low Additive Jitter LVDS Buffer datasheet (Rev. C) PDF | HTML 2026/02/27
Application note Sine to Square Wave Conversion Using Clock Buffers PDF | HTML 2024/09/03
Certificate LMK1D1208EVM EU Declaration of Conformity (DoC) 2021/08/10

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

LMK1D1208EVM — LMK1D1208 저지터 2:8 LVDS 팬 아웃 버퍼용 평가 모듈

LMK1D1208은 고성능 저 가산 지터 LVDS 클록 버퍼로, 차동 입력 2개와 LVDS 출력이 8개 있습니다. 이 평가 모듈(EVM)은 LMK1D1208의 전기 성능을 시연할 수 있도록 설계했습니다. 이 EVM은 LMK1Dxxxx 제품군 내에서 다른 28핀 디바이스 평가에도 사용할 수 있습니다. LMK1D1208EVM에는 최고 성능을 위해 50Ω SMA 커넥터와 임피던스 제어 50Ω 마이크로스트립 전송 라인이 내장되어 있습니다.
사용 설명서: PDF | HTML
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시뮬레이션 모델

LMK1DX IBIS Model (Rev. B)

SNAM251B.ZIP (67 KB) - IBIS Model
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설계 툴

PLLATINUMSIM-SW — PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

지원되는 제품 및 하드웨어

지원되는 제품 및 하드웨어
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시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 착수하기 (...)
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패키지 핀 CAD 기호, 풋프린트 및 3D 모델
VQFN (RHD) 28 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

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