인터페이스 LVDS, M-LVDS 및 PECL

SN65EPT22

활성

3.3V 듀얼 LVTTL/LVCMOS-To-차동 LVPECL 버퍼

제품 상세 정보

Function Driver, Translator Protocols LVPECL Number of transmitters 2 Number of receivers 0 Supply voltage (V) 3.3 Signaling rate (Mbps) 4000 Input signal CMOS, LVTTL Output signal LVPECL Rating Catalog Operating temperature range (°C) -40 to 85
Function Driver, Translator Protocols LVPECL Number of transmitters 2 Number of receivers 0 Supply voltage (V) 3.3 Signaling rate (Mbps) 4000 Input signal CMOS, LVTTL Output signal LVPECL Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 8 29.4 mm² 4.9 x 6 VSSOP (DGK) 8 14.7 mm² 3 x 4.9
  • Dual 3.3V LVTTL to LVPECL Buffer
  • Operating Range
    • LVPECL VCC = 3.0 V to 3.6 V With
      GND = 0 V
  • Support for Clock Frequencies to 2.0 GHz (typ)
  • 420 ps Typical Propagation Delay
  • Deterministic HIGH Output Value for Open Input
    Conditions
  • Built-in Temperature Compensation
  • Drop in Compatible to MC100ELT23
  • PNP Single Ended Inputs for Minimal Loading
  • APPLICATIONS
    • Data and Clock Transmission Over Backplane
    • Signaling Level Conversion

All other trademarks are the property of their respective owners

  • Dual 3.3V LVTTL to LVPECL Buffer
  • Operating Range
    • LVPECL VCC = 3.0 V to 3.6 V With
      GND = 0 V
  • Support for Clock Frequencies to 2.0 GHz (typ)
  • 420 ps Typical Propagation Delay
  • Deterministic HIGH Output Value for Open Input
    Conditions
  • Built-in Temperature Compensation
  • Drop in Compatible to MC100ELT23
  • PNP Single Ended Inputs for Minimal Loading
  • APPLICATIONS
    • Data and Clock Transmission Over Backplane
    • Signaling Level Conversion

All other trademarks are the property of their respective owners

The SN65EPT22 is a low power dual LVTTL to LVPECL translator device. The device includes circuitry to maintain known logic HIGH level when inputs are in open condition. The SN65EPT22 is housed in an industry standard SOIC-8 package and is also available in TSSOP-8 package option.

The SN65EPT22 is a low power dual LVTTL to LVPECL translator device. The device includes circuitry to maintain known logic HIGH level when inputs are in open condition. The SN65EPT22 is housed in an industry standard SOIC-8 package and is also available in TSSOP-8 package option.

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기술 자료

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유형 직함 날짜
* Data sheet SN65EPT22 3.3 V Dual LVTTL/LVCMOS to Differential LVPECL Buffer datasheet (Rev. B) PDF | HTML 2014/11/19
Application note AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C) 2007/10/17

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

시뮬레이션 모델

SN65EPT22 IBIS Model

SLLM165.ZIP (13 KB) - IBIS Model
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
시뮬레이션 툴

TINA-TI — SPICE 기반 아날로그 시뮬레이션 프로그램

TINA-TI provides all the conventional DC, transient and frequency domain analysis of SPICE and much more. TINA has extensive post-processing capability that allows you to format results the way you want them. Virtual instruments allow you to select input waveforms and probe circuit nodes voltages (...)
사용 설명서: PDF
패키지 CAD 기호, 풋프린트 및 3D 모델
SOIC (D) 8 Ultra Librarian
VSSOP (DGK) 8 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

콘텐츠는 TI 및 커뮤니티 기고자에 의해 "있는 그대로" 제공되며 TI의 사양으로 간주되지 않습니다. 사용 약관을 참조하십시오.

품질, 패키징, TI에서 주문하는 데 대한 질문이 있다면 TI 지원을 방문하세요. ​​​​​​​​​​​​​​

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