CDCBT1001
- Low additive jitter and phase noise:
- 0.8ps maximum 12kHz to 5MHz additive RMS jitter (fout = 24MHz)
- –120dBc/Hz maximum phase noise at 1kHz offset (fout = 24MHz)
- –148dBc/Hz maximum phase noise floor (fout = 24MHz, foffset ≥ 1MHz)
- 5ns 20% to 80% rise/fall time
- 10ns propagation delay
- Low current consumption
- –40°C to 85°C operating temperature range
- Flexible output from operational frequency
The CDCBT1001 is a 1.2V to 3.3V clock buffer and level translator. The VDD_IN pin supply voltage defines the input LVCMOS clock level. The VDD_OUT pin supply voltage defines the output LVCMOS clock level. VDD_IN = 1.2V, 1.8V, 2.5V, or 3.3V ± 10%. VDD_OUT = 1.2V, 1.8V, 2.5V, or 3.3V ± 10%.
The 12kHz to 5MHz additive RMS jitter at 24MHz is less than 0.8ps.
技術文件
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檢視所有 2 | 類型 | 標題 | 日期 | ||
|---|---|---|---|---|
| * | Data sheet | CDCBT1001 1.2V to 3.3 V Clock Buffer and Level Translator datasheet (Rev. A) | PDF | HTML | 2025年 10月 24日 |
| Certificate | CDCBT1001EVM EU RoHS Declaration of Conformity (DoC) | 2022年 3月 25日 |
設計與開發
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