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時脈網路同步器

LMK5C33414A

現行

具有 JESD204B/C 和 BAW VCO 的三 DPLL、三 APLL、四輸入和 14 輸出網路同步器

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產品規格表

LMK5C33414A

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產品詳細資料

Function Clock network synchronizer Number of outputs 14 RMS jitter (fs) 47 Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Output type CML, LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Features JESD204B Rating Catalog Operating temperature range (°C) -40 to 105 Number of input channels 4
Function Clock network synchronizer Number of outputs 14 RMS jitter (fs) 47 Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Output type CML, LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Features JESD204B Rating Catalog Operating temperature range (°C) -40 to 105 Number of input channels 4
VQFN (RGC) 64 81 mm² 9 x 9
  • Ultra-low jitter BAW VCO based Wireless clocks
    • 40fs typical/ 57fs maximum RMS jitter at 491.52MHz
    • 50fs typical/ 62fs maximum RMS jitter at 245.76MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Four differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 14 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 18 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 12 differential outputs on OUT[13:2]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature
  • Ultra-low jitter BAW VCO based Wireless clocks
    • 40fs typical/ 57fs maximum RMS jitter at 491.52MHz
    • 50fs typical/ 62fs maximum RMS jitter at 245.76MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Four differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 14 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 18 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 12 differential outputs on OUT[13:2]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 6 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature

The LMK5C33414A is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications.

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology. The BAW APLL can generate 491.52MHz output clocks with 40fs typical / 60fs maximum RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 (conventional LC VCOs) provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

The LMK5C33414A is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications.

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology. The BAW APLL can generate 491.52MHz output clocks with 40fs typical / 60fs maximum RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 (conventional LC VCOs) provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.
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* Data sheet LMK5C33414A 3-DPLL 3-APLL 4-IN 14-OUT Network Synchronizer With JED204B/JED204C and BAW VCO for Wireless Communications datasheet (Rev. A) PDF | HTML 2025年 2月 5日
Application note Oscillator Power Considerations for PLL Devices PDF | HTML 2025年 10月 30日
User guide LMK5C33414A Programmer's Guide PDF | HTML 2025年 3月 20日
EVM User's guide LMK5C33414A Evaluation Module User's Guide PDF | HTML 2023年 12月 21日

設計與開發

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開發板

LMK5C33414AEVM — LMK5C33414A 評估模組

LMK5C33414A 評估模組 (EVM) 是 LMK5C33414A 網路時鐘產生器和同步器。EVM 可用於裝置評估、合規測試和系統原型設計。  LMK5C33414A 整合了三個類比 PLL (APLL)、三個數位 PLL (DPLL) 與可編程迴路頻寬。EVM 包括 SMA 連接器，用於時鐘輸入、振盪器輸入和時鐘輸出，以便與 50Ω 測試設備介接。板載 TCXO 可用來對 LMK5C33414A 操作時的自由運轉、鎖定或維持模式進行評估。EVM 可透過板載 USB 微控制器 (MCU) 介面，使用配備 TICS Pro 軟體圖形使用者介面 (GUI) 的 PC 進行配置。TICS (...)

使用指南: PDF | HTML
TI.com 無法提供
模擬型號

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - IBIS Model
下載
設計工具

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
支援產品和硬體

支援產品和硬體

產品
時脈網路同步器
LMK5B33216 — 具有整合式 2.5-GHz 突破性體聲波 VCO 的 16 輸出、三 DPLL 和 APLL 網路同步器 LMK5B33414 — 具有整合式 2.5-GHz 突破性體聲波 VCO 的 14 輸出、三 DPLL 和 APLL 網路同步器 LMK5C33414AS1 — 具有 BAW VCO IEEE-1588 支援的三 DPLL、三 APLL、四輸入、14 輸出網路同步器 LMK5C33414A — 具有 JESD204B/C 和 BAW VCO 的三 DPLL、三 APLL、四輸入和 14 輸出網路同步器 LMK5C33216A — 具有 JESD204B/C 和 BAW VCO 的三 DPLL、三 APLL、雙輸入和 16 輸出網路同步器 LMK5C33216AS1 — 具有 BAW VCO IEEE-1588 支援的三 DPLL、三 APLL、雙輸入、16 輸出網路同步器 LMK5B12212 — 具有整合式 2.5GHz BAW VCO 的超低抖動、12 輸出、一 DPLLL 網路同步器 LMK5C22212A — 具有 BAW VCO 的三 DPLL、雙 APLL、雙輸入和 12 輸出網路同步器  LMK5C22212AS1 — 具有 BAW VCO 和 IEEE-1588 支援的三 DPLL、雙 APLL、雙輸入、12 輸出網路同步器
軟體
應用軟體及架構
TICSPRO-SW — 德州儀器 (TI) 時鐘和合成器 (TICS) Pro 軟體
下載選項
模擬工具

PSPICE-FOR-TI — PSpice® for TI 設計與模擬工具

PSpice® for TI 是有助於評估類比電路功能的設計和模擬環境。這款全功能設計和模擬套件使用 Cadence® 的類比分析引擎。PSpice for TI 包括業界最大的模型庫之一，涵蓋我們的類比和電源產品組合，以及特定類比行為模型，且使用無需支付費用。

PSpice for TI 設計和模擬環境可讓您使用其內建函式庫來模擬複雜的混合訊號設計。在進行佈局和製造之前，建立完整的終端設備設計和解決方案原型，進而縮短上市時間並降低開發成本。 

在 PSpice for TI 設計與模擬工具中，您可以搜尋 TI (...)
要求
封裝 針腳 CAD 符號、佔位空間與 3D 模型
VQFN (RGC) 64 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中持續性的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

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支援與培訓

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