JAJSKL8E
june 2006 – october 2020
SN65LVDS302
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
概要
4
Revision History
5
Pin Configuration and Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics
6.6
Input Electrical Characteristics
6.7
Output Electrical Characteristics
6.8
Timing Requirements
6.9
Switching Characteristics
6.10
Device Power Dissipation
Typical Characteristics
7
Parameter Measurement Information
20
7.1
Power Consumption Tests
7.2
Typical IC Power Consumption Test Pattern
7.3
Maximum Power Consumption Test Pattern
7.4
Output Skew Pulse Position and Jitter Performance
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Feature Description
8.3.1
Swap Pin Functionality
8.3.2
Parity Error Detection and Handling
8.4
Device Functional Modes
8.4.1
Deserialization Modes
8.4.1.1
1-Channel Mode
8.4.1.2
2-Channel Mode
8.4.1.3
3-Channel Mode
8.4.2
Powerdown Modes
8.4.2.1
Shutdown Mode
8.4.2.2
Standby Mode
8.4.3
Active Modes
8.4.3.1
Acquire Mode (PLL Approaches Lock)
8.4.3.2
Receive Mode
8.4.4
Status Detect and Operating Modes Flow
9
Application and Implementation
9.1
Application Information
9.1.1
Application Information
9.1.2
Preventing Increased Leakage Currents in Control Inputs
9.1.3
Calculation Example: HVGA Display
9.1.4
How to Determine Interconnect Skew and Jitter Budget
9.1.5
F/S Pin Setting and Connecting the SN65LVDS302 to an LCD Driver
9.1.6
How to Determine the LCD Driver Timing Margin
9.1.7
Typical Application Frequencies
9.2
Typical Applications
9.2.1
VGA Application
9.2.1.1
Design Requirements
9.2.1.2
Detailed Design Procedure
9.2.1.2.1
Power-Up and Power-Down Sequences
9.2.1.3
Application Curves
9.2.2
Dual LCD-Display Application
9.2.2.1
Design Requirements
9.2.2.2
Application Curve
10
Power Supply Recommendations
11
Layout
11.1
Layout Guidelines
12
Device and Documentation Support
12.1
Community Resource
12.2
Trademarks
13
Mechanical, Packaging, and Orderable Information
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
ZXH|80
MPBGAI9
サーマルパッド・メカニカル・データ
発注情報
jajskl8e_oa
jajskl8e_pm
1
特長
シリアル・インターフェイス・テクノロジー
SN65LVDS301 などの
FlatLink™
3G と互換性あり
1、2、または 3 つの SubLVDS 差動ライン経由で受信される、最大 24 ビットの RGB データと 3 つの制御ビットを持つビデオ・インターフェイスをサポート
SubLVDS 差動電圧レベル
最大 1.755Gbps のデータ・スループット
消費電力を節約するための 3 つの動作モード
アクティブ・モードの QVGA:17mW
シャットダウン (標準値):0.7μW
スタンバイ・モード (標準値):27μW (標準値)
バス・スワップ機能による PCB レイアウトの柔軟性
ESD 定格 > 4kV (HBM)
4MHz~65MHz のピクセル・クロック範囲
すべての CMOS 入力でのフェイルセーフ
5mm × 5mm の nFBGA、0.5mm ボール・ピッチでパッケージ
非常に低い EMI は SAE J1752/3 「KH」 仕様に適合