JAJSXD2 October   2025 F28377D-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 信号の説明
      1. 5.2.1 信号の説明
    3. 5.3 内部プルアップおよびプルダウン付きのピン
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 入力クロスバー
      3. 5.4.3 出力クロスバーおよび ePWM クロスバー
      4. 5.4.4 USB ピン多重化
      5. 5.4.5 高速 SPI ピン多重化
    5. 5.5 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  消費電力の概略
      1. 6.4.1 200MHz SYSCLK でのデバイス消費電流
      2. 6.4.2 消費電流のグラフ
      3. 6.4.3 消費電流の低減
    5. 6.5  電気的特性
    6. 6.6  熱抵抗特性
      1. 6.6.1 PTP パッケージ
    7. 6.7  熱設計の検討事項
    8. 6.8  システム
      1. 6.8.1  電源シーケンス
        1. 6.8.1.1 信号ピンの要件
        2. 6.8.1.2 VDDIO、VDDA、VDD3VFL、VDDOSC の要件
        3. 6.8.1.3 VDD 要件
        4. 6.8.1.4 電源ランプ・レート
          1. 6.8.1.4.1 電源ランプ・レート
        5. 6.8.1.5 電源監視
      2. 6.8.2  リセット・タイミング
        1. 6.8.2.1 リセット ソース
        2. 6.8.2.2 リセットの電気的データおよびタイミング
          1. 6.8.2.2.1 リセット (XRS) のタイミング要件
          2. 6.8.2.2.2 リセット (XRS) のスイッチング特性
      3. 6.8.3  クロック仕様
        1. 6.8.3.1 クロック・ソース
        2. 6.8.3.2 クロック周波数、要件、および特性
          1. 6.8.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.8.3.2.1.1 入力クロック周波数
            2. 6.8.3.2.1.2 外部クロック・ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            3. 6.8.3.2.1.3 XTAL 発振器の特性
            4. 6.8.3.2.1.4 X1 のタイミング要件 –
            5. 6.8.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.8.3.2.1.6 PLL ロック時間
          2. 6.8.3.2.2 内部クロック周波数
            1. 6.8.3.2.2.1 内部クロック周波数
          3. 6.8.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 6.8.3.2.3.1 出力クロックの周波数
            2. 6.8.3.2.3.2 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 6.8.3.3 入力クロックおよび PLL
        4. 6.8.3.4 XTAL 発振器
          1. 6.8.3.4.1 はじめに
          2. 6.8.3.4.2 概要
            1. 6.8.3.4.2.1 電気発振回路
              1. 6.8.3.4.2.1.1 動作モード
                1. 6.8.3.4.2.1.1.1 水晶動作モード
                2. 6.8.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.8.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.8.3.4.2.2 水晶振動子
          3. 6.8.3.4.3 機能動作
            1. 6.8.3.4.3.1 ESR – 等価直列抵抗
            2. 6.8.3.4.3.2 Rneg – 負性抵抗
            3. 6.8.3.4.3.3 起動時間
            4. 6.8.3.4.3.4 DL – 励振レベル
          4. 6.8.3.4.4 水晶振動子の選択方法
          5. 6.8.3.4.5 テスト
          6. 6.8.3.4.6 一般的な問題とデバッグのヒント
          7. 6.8.3.4.7 水晶発振回路の仕様
            1. 6.8.3.4.7.1 水晶発振器の電気的特性
            2. 6.8.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
        5. 6.8.3.5 内部発振器
          1. 6.8.3.5.1 内部発振器の電気的特性
      4. 6.8.4  フラッシュ パラメータ
        1. 6.8.4.1 フラッシュ パラメータ
      5. 6.8.5  RAM の仕様
      6. 6.8.6  ROM の仕様
      7. 6.8.7  エミュレーション / JTAG
        1. 6.8.7.1 JTAG の電気的データおよびタイミング
          1. 6.8.7.1.1 JTAG のタイミング要件
          2. 6.8.7.1.2 JTAG のスイッチング特性
      8. 6.8.8  GPIO の電気的データおよびタイミング
        1. 6.8.8.1 GPIO - 出力タイミング
          1. 6.8.8.1.1 汎用出力のスイッチング特性
        2. 6.8.8.2 GPIO - 入力タイミング
          1. 6.8.8.2.1 汎用入力のタイミング要件
        3. 6.8.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.8.9  割り込み
        1. 6.8.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.8.9.1.1 外部割り込みのタイミング要件
          2. 6.8.9.1.2 外部割り込みのスイッチング特性
      10. 6.8.10 低消費電力モード
        1. 6.8.10.1 クロック ゲーティング低消費電力モード
        2. 6.8.10.2 電源をゲーティングする低消費電力モード
        3. 6.8.10.3 低消費電力モードのウェークアップ・タイミング
          1. 6.8.10.3.1 アイドル・モードのタイミング要件
          2. 6.8.10.3.2 アイドル モードのスイッチング特性
          3. 6.8.10.3.3 スタンバイ・モードのタイミング要件
          4. 6.8.10.3.4 スタンバイ モードのスイッチング特性
          5. 6.8.10.3.5 ホールト モードのタイミング要件
          6. 6.8.10.3.6 ホールト モードのスイッチング特性
          7. 6.8.10.3.7 ハイバネーション・モードのタイミング要件
          8. 6.8.10.3.8 ハイバネーション モードのスイッチング特性
      11. 6.8.11 外部メモリ・インターフェイス (EMIF)
        1. 6.8.11.1 非同期メモリのサポート
        2. 6.8.11.2 同期 DRAM のサポート
        3. 6.8.11.3 EMIF の電気的データおよびタイミング
          1. 6.8.11.3.1 非同期 RAM
            1. 6.8.11.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 6.8.11.3.1.2 EMIF 非同期メモリのスイッチング特性
          2. 6.8.11.3.2 同期 RAM
            1. 6.8.11.3.2.1 EMIF 同期メモリのタイミング要件
            2. 6.8.11.3.2.2 EMIF 同期メモリのスイッチング特性
    9. 6.9  アナログ ペリフェラル
      1. 6.9.1 A/D コンバータ (ADC)
        1. 6.9.1.1 ADC の構成可能性
          1. 6.9.1.1.1 信号モード
        2. 6.9.1.2 ADC の電気的データおよびタイミング
          1. 6.9.1.2.1 ADC の動作条件 (16 ビット差動モード)
          2. 6.9.1.2.2 ADC の特性 (16 ビット差動モード)
          3. 6.9.1.2.3 ADC の動作条件 (12ビット シングルエンド モード)
          4. 6.9.1.2.4 ADC の特性 (12 ビット シングルエンド モード)
          5. 6.9.1.2.5 ADCEXTSOC のタイミング要件
          6. 6.9.1.2.6 ADC 入力モデル
            1. 6.9.1.2.6.1 差動入力モデル パラメータ
            2. 6.9.1.2.6.2 シングルエンド入力モデルのパラメータ
          7. 6.9.1.2.7 ADC のタイミング図
            1. 6.9.1.2.7.1 12 ビット モードでの ADC タイミング (SYSCLK サイクル)
            2. 6.9.1.2.7.2 16 ビット モードでの ADC タイミング
        3. 6.9.1.3 温度センサの電気的データおよびタイミング
          1. 6.9.1.3.1 温度センサの電気的特性
      2. 6.9.2 コンパレータ・サブシステム (CMPSS)
        1. 6.9.2.1 CMPSS の電気的データおよびタイミング
          1. 6.9.2.1.1 コンパレータ電気的特性
          2. 6.9.2.1.2 CMPSS DAC の静的電気特性
      3. 6.9.3 バッファ付き D/A コンバータ (DAC)
        1. 6.9.3.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.9.3.1.1 バッファ付き DAC の電気的特性
        2. 6.9.3.2 CMPSS DAC の動的誤差
    10. 6.10 制御ペリフェラル
      1. 6.10.1 拡張キャプチャ (eCAP)
        1. 6.10.1.1 eCAP の電気的データおよびタイミング
          1. 6.10.1.1.1 eCAP のタイミング要件
          2. 6.10.1.1.2 eCAP のスイッチング特性
      2. 6.10.2 拡張パルス幅変調器 (ePWM)
        1. 6.10.2.1 制御ペリフェラルの同期
        2. 6.10.2.2 ePWM の電気的データおよびタイミング
          1. 6.10.2.2.1 ePWM のタイミング要件
          2. 6.10.2.2.2 ePWM のスイッチング特性
          3. 6.10.2.2.3 トリップ・ゾーン入力のタイミング
            1. 6.10.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 6.10.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 6.10.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 6.10.3 拡張直交エンコーダ・パルス (eQEP)
        1. 6.10.3.1 eQEP の電気的データおよびタイミング
          1. 6.10.3.1.1 eQEP のタイミング要件
          2. 6.10.3.1.2 eQEP のスイッチング特性
      4. 6.10.4 高分解能パルス幅変調器 (HRPWM)
        1. 6.10.4.1 GPIO の電気的データおよびタイミング
          1. 6.10.4.1.1 高分解能 PWM のタイミング要件
          2. 6.10.4.1.2 高分解能 PWM の特性
      5. 6.10.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.10.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 6.10.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
        2. 6.10.5.2 SDFM の電気的データおよびタイミング (3 サンプル GPIO 入力フィルタを使用)
          1. 6.10.5.2.1 GPIO 入力 フィルタ (3 サンプル ウィンドウ) オプションを使用した場合の SDFM タイミング要件
    11. 6.11 通信ペリフェラル
      1. 6.11.1 CAN (Controller Area Network)
      2. 6.11.2 I2C (Inter-Integrated Circuit)
        1. 6.11.2.1 I2C の電気的データおよびタイミング
          1. 6.11.2.1.1 I2C のタイミング要件
          2. 6.11.2.1.2 I2C のスイッチング特性
          3. 6.11.2.1.3 I2C タイミング図
      3. 6.11.3 マルチチャネル バッファ付きシリアル ポート (McBSP)
        1. 6.11.3.1 McBSP の電気的データおよびタイミング
          1. 6.11.3.1.1 McBSP の送信および受信タイミング
            1. 6.11.3.1.1.1 McBSP のタイミング要件
            2. 6.11.3.1.1.2 McBSP のスイッチング特性
          2. 6.11.3.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 6.11.3.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 6.11.3.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 6.11.3.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 6.11.3.1.2.4 SPI スレーブとしての McBSP スイッチング特性
      4. 6.11.4 シリアル通信インターフェイス (SCI)
      5. 6.11.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.11.5.1 SPI の電気的データおよびタイミング
          1. 6.11.5.1.1 SPI マスタ・モードのタイミング
            1. 6.11.5.1.1.1 SPI マスタ・モードのタイミング要件
            2. 6.11.5.1.1.2 SPI マスタ モードのスイッチング特性 (クロック位相=0)
            3. 6.11.5.1.1.3 SPI マスタ モードのスイッチング特性 (クロック位相=1)
          2. 6.11.5.1.2 SPI スレーブ・モードのタイミング
            1. 6.11.5.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 6.11.5.1.2.2 SPI スレーブ・モードのスイッチング特性
      6. 6.11.6 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 6.11.6.1 USB の電気的データおよびタイミング
          1. 6.11.6.1.1 USB入力ポート DP および DM のタイミング要件
          2. 6.11.6.1.2 USB出力ポート DP および DM スイッチング特性
      7. 6.11.7 ユニバーサル・パラレル・ポート (uPP) インターフェイス
        1. 6.11.7.1 uPP の電気的データおよびタイミング
          1. 6.11.7.1.1 uPP のタイミング要件
          2. 6.11.7.1.2 uPP のスイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 C28x メモリ マップ
      2. 7.3.2 フラッシュ メモリ マップ
      3. 7.3.3 EMIF チップ セレクト メモリ マップ
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 7.3.5 メモリ タイプ
        1. 7.3.5.1 専用RAM (Mx および Dx RAM)
        2. 7.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.5.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 7.3.5.5 CLA メッセージ RAM (CLA MSGRAM)
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点ユニット
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 ビタビ、複素演算、CRC ユニット II (VCU-II)
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  ダイレクト メモリ アクセス
    9. 7.9  プロセッサ間通信モジュール
    10. 7.10 ブート ROM およびペリフェラル ブート
      1. 7.10.1 EMU ブートまたはエミュレーション・ブート
      2. 7.10.2 ウェイト・ブート・モード
      3. 7.10.3 ゲット モード
      4. 7.10.4 ブートローダが使用するペリフェラル ピン
    11. 7.11 デュアル・コード・セキュリティ・モジュール
    12. 7.12 タイマ
    13. 7.13 ウォッチドッグ タイマ付きノンマスカブル割り込み (NMIWD)
    14. 7.14 ウォッチドッグ
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 アプリケーションと実装
    2. 8.2 デバイスの主な特長
    3. 8.3 アプリケーション情報
      1. 8.3.1 代表的なアプリケーション
        1. 8.3.1.1 ソーラー・マイクロ・インバータ
          1. 8.3.1.1.1 システム・ブロック図
          2. 8.3.1.1.2 ソーラー マイクロ インバータのリソース
        2. 8.3.1.2 オンボード充電器 (OBC)
          1. 8.3.1.2.1 システム ブロック図
          2. 8.3.1.2.2 OBC のリソース
        3. 8.3.1.3 EV 充電ステーション向けパワー・モジュール
          1. 8.3.1.3.1 システム ブロック図
          2. 8.3.1.3.2 EV 充電ステーション向けパワー モジュール資料
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスおよび開発ツールの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 輸出管理に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

7.5 バス アーキテクチャ – ペリフェラル コネクティビティ

表 7-9 に、各バス マスタからペリフェラルおよび構成レジスタへのアクセス性に関する全体的な概観を示します。ペリフェラルは、個別に CPU1 または CPU2 サブシステムに割り当てることができます (たとえば、ePWM を CPU1 に、eQEP を CPU2 に割り当てることができます)。ペリフェラル フレーム 1 または 2 内のペリフェラルはすべてグループとして、該当するセカンダリ マスタにマップされます (SPI が CPUx.DMA に割り当てられていれば、McBSP も CPU x.DMA に割り当てられます)。

表 7-9 バス マスタ ペリフェラル アクセス
ペリフェラル
(バス アクセス タイプ別)		CPU1.DMACPU1.CLA1CPU1CPU2CPU2.CLA1CPU2.DMA
CPU1 または CPU2 に割り当て可能で、共通して選択可能なセカンダリ マスタを持つペリフェラル
ペリフェラル フレーム 1：YYYYYY
ペリフェラル フレーム 1：
  • HRPWM
YYY
ペリフェラル フレーム 2：
  • SPI
  • McBSP
YYYYYY
ペリフェラル フレーム 2：YYY
CPU1 または CPU2 サブシステムに割り当て可能なペリフェラル
SCIYY
I2CYY
CANYY
ADC 構成YYYY
EMIF1YYYY
CPU1 サブシステムのみにあるペリフェラルおよびデバイス構成レジスタ
EMIF2YY
USBY
デバイス機能、ペリフェラル リセット、ペリフェラル CPU 選択Y
GPIO ピンのマッピングおよび構成Y
アナログ システム制御Y
uPP メッセージ RAMYY
リセット構成Y
セマフォにより一度に 1 つの CPU からしかアクセスできないもの
クロックおよび PLL 構成YY
各 CPU および CLA マスタに独自のレジスタ コピーを持つペリフェラルおよびレジスタ(2)
システム構成
(WD、NMIWD、LPM、ペリフェラル クロック ゲーティング)		YY
フラッシュ構成(3)YY
CPU タイマYY
DMA および CLA トリガ ソース選択YY
GPIO データ(4)YYYY
ADC 変換結果YYYYYY
(1) これらのモジュールは、DMA アクセス付きのペリフェラル フレーム上にありますが、DMA 転送をトリガすることはできません。
(2) 各 CPUx および CPUx.CLA1 は、これらのレジスタの独自のコピーにのみアクセスできます。
(3) どの時点においても、一度に 1 つの CPU のみがフラッシュに対してプログラムまたは消去操作を実行できます。
(4) GPIO データ レジスタは、各 CPUx および CPUx.CLAx ごとに固有です。GPIO ピン マッピング レジスタを構成して GPIO を特定のマスタに割り当てると、それぞれの GPIO データ レジスタが GPIO を制御します。詳細については、『TMS320F2837xD デュアルコア リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』 の「汎用入出力 (GPIO)」の章を参照してください。