JAJSWI8A May   2025  – October 2025 TLV9020L , TLV9022L , TLV9030L , TLV9032L

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1. 4.1 ピンの機能：TLV9020L および TLV9030L シングル
    2. 4.2 ピン構成: TLV9022L および TLV9032L デュアル
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報 - シングル
    5. 5.5 熱に関する情報 - デュアル
    6. 5.6 電気的特性
    7. 5.7 スイッチング特性
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
    4. 6.4 デバイスの機能モード
      1. 6.4.1 出力
        1. 6.4.1.1 TLV902xL オープン ドレイン出力
        2. 6.4.1.2 TLV903xL プッシュプル出力
      2. 6.4.2 パワーオン リセット (POR)
        1. 6.4.2.1 TLV902xL オープン ドレイン出力 POR 動作
        2. 6.4.2.2 TLV903xL プッシュプル出力 POR 動作
      3. 6.4.3 出力ラッチ
        1. 6.4.3.1 「L1」および「L2」のパワーオン オプション
        2. 6.4.3.2 TLV902xL1 オープンドレイン ラッチ動作
        3. 6.4.3.3 TLV902xL2 オープンドレイン ラッチ動作
        4. 6.4.3.4 TLV903xL1 のプッシュプル ラッチ動作
        5. 6.4.3.5 TLV903xL2 のプッシュプル ラッチ動作
        6. 6.4.3.6 クリア (CLR) 入力
      4. 6.4.4 入力
        1. 6.4.4.1 レール ツー レール入力
        2. 6.4.4.2 フェイルセーフ入力
        3. 6.4.4.3 入力保護
        4. 6.4.4.4 内部ヒステリシス
        5. 6.4.4.5 未使用入力
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 基本的なコンパレータの定義
        1. 7.1.1.1 動作
        2. 7.1.1.2 伝搬遅延
        3. 7.1.1.3 オーバードライブ電圧
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ウィンドウ コンパレータ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.7 スイッチング特性

VS = 5V、CLR = 5VPP、VL = 0V、VH = 5V、2.5V DC オフセット、VCM = VS/2、CL = 15pF (TA = 25°C 時) (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
出力
TPD-HL 伝搬遅延時間、High から Low、オープンドレインのみ VID = –100mV、CLR = 0V、入力の中間点から出力の中間点までの遅延、RP = 2.5KΩ 110 ns
TPD-LH 伝搬遅延時間、Low から High、プッシュプルのみ VID = +100mV、CLR = 0V、入力の中間点から出力の中間点まで  125 ns
TPD-CLR-F クリア立ち下がりからラッチ リセットまでの伝搬遅延時間 CLR = 1.8V から 5V、
CLR の立ち下がりエッジ信号からラッチされていない出力状態までの遅延		 25 70 ns
CLR_Min レジスタ ラッチ ディセーブルおよび遷移出力状態までの最小クリア ホールド パルス時間 CLR = 1.8V から 5V、
CLR 立ち下がりエッジで状態変更 (ラッチ リセット) をレジスタするために必要な最小 CLR パルス サイズ		 10 ns
TFALL 5V の出力立ち下がり時間、80% から 20% VID = -100mV
 		 3 ns
TRISE 5V の出力立ち上がり時間、20% から 80% VID = +100mV、プッシュプルのみ 3 ns
パワーオン時間
PON パワーオン時間 35 µs