JAJSGA8G September   2018  – April 2026 TPS1663

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  ホット プラグインおよび突入電流の制御
        1. 8.3.1.1 サーマル レギュレーション ループ
      2. 8.3.2  低電圧誤動作防止 (UVLO)
      3. 8.3.3  過電圧保護 (OVP)
      4. 8.3.4  過負荷および短絡保護
        1. 8.3.4.1 過負荷保護機能
        2. 8.3.4.2 短絡保護
          1. 8.3.4.2.1 出力短絡時の起動
      5. 8.3.5  出力電力制限、PLIM (TPS16632 および TPS16637)
      6. 8.3.6  電流モニタ出力 (IMON)
      7. 8.3.7  フォルト応答 (FLT)
      8. 8.3.8  パワー グッド出力 (PGOOD)
      9. 8.3.9  IN、P_IN、OUT、GND ピン
      10. 8.3.10 サーマル シャットダウン
      11. 8.3.11 低電流シャットダウン制御 (SHDN)
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 電流制限スレッショルド R(ILIM) の選択のプログラミング
        2. 9.2.2.2 低電圧誤動作防止および過電圧設定点
        3. 9.2.2.3 出力電圧ランプ時間の設定 (tdVdT)
          1. 9.2.2.3.1 サポート コンポーネントの選択 RPGOOD および C(IN)
      3. 9.2.3 アプリケーション曲線
    3. 9.3 システム例
      1. 9.3.1 シンプルな 24V 電源パス保護
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 過渡保護
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RGE|24
  • PWP|20
サーマルパッド・メカニカル・データ
発注情報

8.3.4.2 短絡保護

過渡的な出力短絡発生中は、本デバイスを流れる電流が非常に急速に増加します。電流制限アンプは帯域幅が限られているため、この事象に迅速に応答することができません。そのため、本デバイスには高速トリップ コンパレータが搭載されています。高速トリップ コンパレータ アーキテクチャは、出力短絡発生時に、内部 FET の I(SCP) = 45A で高速ターンオフ tFASTTRIP(Dly) = 1µs (標準値) が行われるように設計されています。高速トリップ スレッショルドは、内部で I(FASTTRIP) に設定されています。高速トリップ回路は、内部 FET をわずか数マイクロ秒間だけオフ状態に保持し、その後、デバイスを緩やかにオン状態へと復帰させることで、電流制限ループが出力電流を I(OL) に調整できるようにします。その後、デバイスは過負荷状態と同様の動作を行います。図 8-8に、デバイスの出力ホット高温短絡性能を示します。

TPS1663 出力ホット短絡応答
VIN = 50VRILIM = 18kΩ
図 8-8 出力ホット短絡応答

高速トリップ コンパレータ アーキテクチャは電源ライン ノイズ耐性を備えているため、ノイズの多い環境でも堅牢な性能を発揮します。この電源ラインのノイズ耐性は、デバイスを流れる過電流レベル I(FASTTRIP) に基づいて内部 FET のターンオフ時間を制御することにより実現されます。過電流が大きいほど、ターンオフ時間 tFASTTRIP(dly)は短く速くなります。IFASTTRIP < IOUT < ISCP の範囲にある過負荷電流レベルにおいて、高速トリップ コンパレータの応答は 3.2µs (標準値) です。