JAJSGA8G September 2018 – April 2026 TPS1663
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
出力短絡状態でデバイスを起動すると、電流は I(OL) に抑制されます。デバイス内の VIN × I(OL) は消費電力が大きいため、接合部温度が上昇します。その後、サーマル レギュレーション制御ループは負荷電流を制限し、接合部温度を T(J_REG)、145°C (標準値) に調整します。この動作は、t(Treg_timeout)、1.25 秒 (標準値) の期間にわたって行われます。それ以降のデバイスの動作は、表 8-1に示すように、MODE 構成 (自動再試行またはラッチ オフ) の設定によって決まります。FLT は、t(Treg_timeout) 経過後にアサートされ、出力短絡が解消されるまでアサート状態を維持します。図 8-9は、この状態におけるデバイスの動作を示しています。

| VIN = 24V | RILIM = 3kΩ |