JAJA978F October   2022  – August 2025 DP83TC812R-Q1 , DP83TC812S-Q1 , DP83TC813R-Q1 , DP83TC813S-Q1 , DP83TC814R-Q1 , DP83TC814S-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1はじめに
  5. 2ハードウェアの構成
    1. 2.1 回路図
  6. 3ソフトウェアの設定
  7. 4PMA テスト
    1. 4.1 PMA テスト手順
  8. 5IOP テスト:リンクアップとリンクダウン
    1. 5.1 IOP テスト手順
  9. 6SQI テスト
    1. 6.1 SQI 値の解釈
  10. 7TDR テスト
    1. 7.1 TDR テスト手順
  11. 8EMC と EMI のテスト
  12. 9改訂履歴

TDR テスト手順

表 7-1 TDR の実行手順
シーケンス説明レジスタの読み取り/書き込み
ステップ1:
DP83TC81x をマスタとして使用

レジスタを書き込んでリンクダウンを強制的に行い、リンク パートナーがサイレントになるようにします。

有効なオープンおよび短絡ケーブルフォルトが発生した場合でも、TDR はステップ 1 なしでも正常に動作します。

良好なケーブル ケースを得るため、TDR レジスタ 0x001E では、このステップをバイパスすると 「Fail」 (故障) と表示される場合があります。

書き込み

Reg[0x1834] = 0x8001

マスターを黙らせるために。

ステップ 1:
DP83TC81x をスレーブとして使用

レジスタを書き込んでリンクダウンを強制的に行い、リンク パートナーがサイレントになるようにします。

有効なオープンおよび短絡ケーブルフォルトが発生した場合でも、TDR はステップ 1 なしでも正常に動作します。

良好なケーブル ケースを得るため、TDR レジスタ 0x001E では、このステップをバイパスすると 「Fail」 (故障) と表示される場合があります。

DP83TC81x がリンク パートナーの場合、リンク パートナーに reg[0x1834] = 0x8001 を書き込み、サイレントにします。他の PHY を使用する場合は、ベンダにレジスタ書き込みを問い合わせてリンク パートナーをサイレントにします

ステップ 2TDR の構成:プレラン

Reg[0x0523] = 0x0001 //送信ディセーブル

Reg[0x0827] = 0x4800

Reg[0x0301] = 0x1701

Reg[0x0303] = 0x023D

Reg[0x0305] = 0x0015

Reg[0x0831] = 0x3003

Reg[0x001F] = 0x4000

Reg[0x0523] = 0x0000 //送信イネーブル

Reg[0x001F] = 0x0000

ステップ 3Start TDRReg[0x001E(15)] = 1
ステップ 4100ms 待ちます (TDR が最大ケーブル長に収束するのに十分です)
ステップ 5

0x001E[1:0] = [TDR 完了:TDR フェイル]。

値は [1,0] にする必要があります。故障タイプと位置は、この正しい値が読み出された場合にのみ有効です。

[1,0] 以外の値は、回線上にノイズが発生して TDR が失敗していることを意味します。

ステップ 6障害の種類と場所が読み取られます。

フォルト ステータスとフォルト タイプについては、レジスタ 0x0310 を読み出します。

障害タイプの場合:

TDR_TC-1 Reg 0x0310[7] = peak_detect
0bフォルトが検出されない
1b故障検出
TDR_TC-1 Reg 0x0310[6] = peak_sign
0b短絡
1bオープン

** peak_sign ケーブルで障害が検出された場合にのみ有効です

有効なフォルトが検出された場合:レジスタ

0x0310[5:0] =フォルト位置で、単位はメートルです。