JAJSOE7E June   2022  – April 2025 ADC12DJ5200-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイスの比較
      2. 6.3.2  アナログ入力
        1. 6.3.2.1 アナログ入力保護
        2. 6.3.2.2 フルスケール電圧 (VFS) の調整
        3. 6.3.2.3 アナログ入力オフセットの調整
      3. 6.3.3  ADC コア
        1. 6.3.3.1 ADC の動作原理
        2. 6.3.3.2 ADC コアのキャリブレーション
        3. 6.3.3.3 アナログ基準電圧
        4. 6.3.3.4 ADC のオーバーレンジ検出
        5. 6.3.3.5 コード エラー レート (CER)
      4. 6.3.4  温度監視ダイオード
      5. 6.3.5  タイムスタンプ
      6. 6.3.6  クロック供給
        1. 6.3.6.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.6.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.6.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.6.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.6.3.2 SYSREF 自動較正
      7. 6.3.7  プログラマブル FIR フィルタ (PFIR)
        1. 6.3.7.1 デュアル チャネル イコライゼーション
        2. 6.3.7.2 シングル チャネル イコライゼーション
        3. 6.3.7.3 時間変動フィルタ
      8. 6.3.8  デジタル ダウン コンバータ (DDC)
        1. 6.3.8.1 丸めおよび飽和
        2. 6.3.8.2 数値制御オシレータと複素ミキサ
          1. 6.3.8.2.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.8.2.2 NCO の選択
          3. 6.3.8.2.3 基本 NCO 周波数設定モード
          4. 6.3.8.2.4 有理 NCO 周波数設定モード
          5. 6.3.8.2.5 NCO 位相オフセット設定
          6. 6.3.8.2.6 NCO 位相同期
        3. 6.3.8.3 デシメーション フィルタ
        4. 6.3.8.4 出力データ フォーマット
        5. 6.3.8.5 デシメーション設定
          1. 6.3.8.5.1 デシメーション係数
          2. 6.3.8.5.2 DDC ゲイン ブースト
      9. 6.3.9  JESD204C インターフェイス
        1. 6.3.9.1 トランスポート層
        2. 6.3.9.2 スクランブル機能
        3. 6.3.9.3 リンク層
        4. 6.3.9.4 8B/10B リンク層
          1. 6.3.9.4.1 データ エンコード (8B/10B)
          2. 6.3.9.4.2 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
          3. 6.3.9.4.3 コード グループ同期 (CGS)
          4. 6.3.9.4.4 初期レーン整列シーケンス (ILAS)
          5. 6.3.9.4.5 フレームおよびマルチフレーム監視
        5. 6.3.9.5 64B/66B リンク層
          1. 6.3.9.5.1 64B/66B エンコード
          2. 6.3.9.5.2 マルチブロック、拡張マルチブロック、ローカル拡張マルチブロック クロック (LEMC)
          3. 6.3.9.5.3 同期ヘッダを使用したブロック、マルチブロック、拡張マルチブロック整列
            1. 6.3.9.5.3.1 巡回冗長検査 (CRC) モード
            2. 6.3.9.5.3.2 前方誤り訂正 (FEC) モード
          4. 6.3.9.5.4 初期レーン整列
          5. 6.3.9.5.5 ブロック、マルチブロック、拡張マルチブロック整列監視
        6. 6.3.9.6 物理層
          1. 6.3.9.6.1 SerDes プリエンファシス
        7. 6.3.9.7 JESD204C 対応
        8. 6.3.9.8 複数デバイスの同期と決定論的レイテンシ
        9. 6.3.9.9 Subclass 0 システムでの動作
      10. 6.3.10 アラームの監視
        1. 6.3.10.1 クロック エラー検出
        2. 6.3.10.2 FIFO エラー検出
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 デュアル入力シングル チャネル モード (デュアル DES モード)
      4. 6.4.4 JESD204C モード
        1. 6.4.4.1 JESD204C 動作モード表
        2. 6.4.4.2 JESD204C モード (続き)
        3. 6.4.4.3 JESD204C トランスポート層のデータ形式
        4. 6.4.4.4 64B/66B 同期ヘッダ ストリームの構成
      5. 6.4.5 パワーダウン モード
      6. 6.4.6 テスト モード
        1. 6.4.6.1 シリアライザのテスト モードの詳細
        2. 6.4.6.2 PRBS テスト モード
        3. 6.4.6.3 クロック パターン モード
        4. 6.4.6.4 ランプ テスト モード
        5. 6.4.6.5 ショートおよびロング トランスポート テスト モード
          1. 6.4.6.5.1 ショート トランスポート テスト パターン
        6. 6.4.6.6 D21.5 テスト モード
        7. 6.4.6.7 K28.5 テスト モード
        8. 6.4.6.8 反復 ILA テスト モード
        9. 6.4.6.9 修正 RPAT テスト モード
      7. 6.4.7 キャリブレーション モードとトリミング
        1. 6.4.7.1 フォアグラウンド キャリブレーション モード
        2. 6.4.7.2 バックグラウンド キャリブレーション モード
        3. 6.4.7.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      8. 6.4.8 オフセット キャリブレーション
      9. 6.4.9 トリミング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 SPI レジスタ マップ
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 広帯域 RF サンプリング レシーバ
        1. 7.2.1.1 設計要件
          1. 7.2.1.1.1 入力信号パス
          2. 7.2.1.1.2 クロック供給
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 AC カップリング コンデンサの値の計算
      2. 7.2.2 再構成可能デュアル チャネル 5GSPS またはシングル チャネル 10GSPS オシロスコープ
        1. 7.2.2.1 設計要件
          1. 7.2.2.1.1 入力信号パス
          2. 7.2.2.1.2 クロック供給
          3. 7.2.2.1.3 ADC12DJ5200-EP オシロスコープ アプリケーション
    3. 7.3 初期化セットアップ
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.5 レイアウト
      1. 7.5.1 レイアウトのガイドライン
      2. 7.5.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報
6.3.6.3.2 SYSREF 自動較正

ADC12DJ5200-EP には SYSREF 自動較正機能があり、ギガ サンプルのデータ コンバータの SYSREF をキャプチャする場合に関連する、多くの場合で困難なセットアップ時間やホールド時間を軽減できます。SYSREF 自動較正は、tAD 調整機能を使用してデバイス クロックをシフトし、SYSREF のセットアップおよびホールド時間を最大化するか、SYSREF の立ち上がりエッジに基づいてサンプリング インスタンスを整列させます。

デバイスは、適切なデバイス クロックが印加され、通常動作用にプログラムされてから、SYSREF 自動較正を開始する必要があります。SYSREF 自動較正開始の準備完了時に、連続的な SYSREF 信号を印加する必要があります。SYSREF 自動較正を使用する場合、SYSREF は連続 (周期的) 信号である必要があります。SRC_CFG レジスタを使用して SYSREF 自動較正を構成した後、SYSREF 較正イネーブル レジスタ の SRC_EN を High に設定して、較正プロセスを開始します。SRC_EN を High に設定すると、デバイス クロックの立ち下がりエッジが SYSREF 立ち上がりエッジに内部的に整列するまで、デバイスは最適な tAD 調整設定を検索します。SYSREF 較正ステータス レジスタ の TAD_DONE を監視することで、SYSREF 較正が完了したことを確認できます。デバイス クロックの立ち下がりエッジを SYSREF の立ち上がりエッジに合わせることで、SYSREF 自動較正により、デバイス クロックに対する内部 SYSREF セットアップ時間とホールド時間が最大化され、SYSREF の立ち上がりエッジに基づいてサンプリング インスタントも設定されます。SYSREF 自動較正が完了したら、残りの起動手順を実行してシステムの起動を完了できます。

マルチデバイス同期の場合、SYSREF の立ち上がりエッジ タイミングをすべてのデバイスで一致させる必要があります。したがって、共通の SYSREF ソースから各 デバイスまでのパターン長を一致させる必要があります。各デバイスの SYSREF 立ち上がりエッジ間にスキューがあると、デバイス間のサンプリング インスタンスでさらなる誤差が発生しますが、システムの起動から各デバイスを経由する起動まで、繰り返し可能な決定論的レイテンシを達成する必要があります。JESD204C レシーバ内で適切な弾性バッファのリリース ポイントが選択されている場合、マルチデバイスの同期を実現するために、他の設計要件は必要ありません。

図 6-3 に、SYSREF 較正手順のタイミング図を示します。最適化されたセットアップ時間とホールド時間は、それぞれ tSU(OPT) と tH(OPT) として表示されます。この図では、内部信号の位相がデバイス内で揃っており、デバイス クロックまたは SYSREF の外部 (印加された) 位相とは揃っていないため、デバイス クロックおよび SYSREF を 内部 と呼びます。

ADC12DJ5200-EP SYSREF 較正のタイミング図図 6-3 SYSREF 較正のタイミング図

完了すると、SYSREF 自動較正で検出される tAD 調整設定を SYSREF 較正ステータス レジスタ の SRC_TAD から読み出すことができます。較正後、システムはパワーダウンまで、較正済み tAD 調整設定を引き続き使用します。ただし、必要に応じて SYSREF 較正を無効化し、システムの要求に応じて tAD 調整設定を微調整することもできます。また、SYSREF 自動較正は、各システムに最適な tAD 調整設定の製品テスト (または定期的な再較正) 時にも実行できます。システム起動時に TAD レジスタ (TAD_INV、TAD_COARSE、TAD_FINE) にこの値を保存および書き込みできます。

ADC 較正 (フォアグランドまたはバックグラウンド) が実行されているときは、SYSREF 較正を実行しないでください。バックグラウンド キャリブレーションが目的の使用事例である場合、SYSREF 較正の使用時にバックグラウンド キャリブレーションを無効化し、TAD_DONE が High になった後でバックグラウンド キャリブレーションを再有効化してください。SYSREF 較正を使用する場合、クロック制御レジスタ 0 の SYSREF_SEL を 0 に設定する必要があります。

SYSREF 較正は、非反転型 (TAD_INV = 0) と反転クロック極性 (TAD_INV = 1) の両方を使用して TAD_COARSE 遅延を検索し、必要な TAD_COARSE 設定を最小化することで、クロック パスでの損失を最小限に抑えてアパーチャ ジッタ (tAJ) を低減します。