ボード設計には、特別な注意が必要な重要なシグナルが数多く存在します：
- アナログ入力信号
- CLK および SYSREF
- JESD204Cデータ出力
- 電源接続
- 接地接続
アナログ入力信号、クロック信号、JESD204Cデータ出力は、高周波数で優れた信号品質を実現するために配線する必要がありますが、互いに最大限の絶縁を行うために配線する必要があります。次の一般的な方法を使用します：
- 可能な場合、緩やかに結合した 100Ω の差動トレースを使用するように配線します。この配線により、ペアのインピーダンスに対するコーナーや長さの一致する蛇行ピンの影響を最小限に抑えることができます。
- 特に疎結合の差動配線では、クロストークを最小限に抑えるため、十分なペア間の間隔を設けてください。適切な間隔を確保できない場合は、密結合した差動パターンを使用して、自己放射ノイズを低減したり、隣接トレース ノイズ耐性を向上させたりできます。
- 高速パターンとの結合を最小限に抑えるため、十分なグランド プレーン注入間隔を確保してください。グランド プレーンの注入には、基板のメイン グランド プレーンに十分なビア接続が必要です。フローティングまたは接続不良なグランド パターンを使用しないでください。
- 滑らかな半径の角を使用してください。インピーダンスの不整合を低減するため、45° または 90° の曲げは避けます。
- 部品のランディング パッドにはグランド プレーンの切り欠きを設け、これらの場所でインピーダンスの非連続性を回避します。1 つまたは複数のグランド プレーンでランディング パッドの下に切り取られた穴が開けられており、パッドのサイズやスタックアップの高さを実現し、必要な 50Ω のシングルエンド インピーダンスを達成できます。
- 基準グランド プレーンの不規則な部分の近くにトレースを配線することは避けてください。不具合として、電源ビアと信号ビア、およびスルーホール部品のリードに関連するグランド プレーンまたはグランド プレーンの空間距離が不足していることがあります。
- トレースが伝送する最大周波数 (<< λMIN/8) によって決定される適切な間隔で、すべての高速信号ビアに隣接する対称的に配置されたグランド接続ビアを用意します。
- ビアを使用して高速信号を別の層に遷移する必要がある場合は、基板をできるだけ遠くまで遷移させて (上下に最適なケース)、ビアの上部または下部にあるビア スタブを最小限に抑えます。レイヤーの選択が柔軟でない場合は、バックドリルまたは埋め込みのブラインド ビアを使用してスタブを除去します。層間の遷移を行うときは、必ず信号ビアの近くにグランド ビアを配置して、グランド リターン パスの近くに配置します。
JESD204C のデータ出力配線とアナログ入力配線が結合する場合があり、特に注意を払ってください。JESD204C 出力からのスイッチング ノイズはアナログ入力パターンに結合し、ADC の入力帯域幅が広いため広帯域ノイズとして現れることがあります。ノイズ結合を防止するために、JESD204Cデータ出力をADC入力トレースから別の層に配線するのが理想的です（「レイアウト例」 セクションには記載ありません）。また、ノイズ結合を低減するために、密結合したパターンを使用することもできます。
CLK± 入力ピンとクロックソース間のインピーダンスの不一致により、信号の反射または定常波により、ADC CLK± ピンのクロック信号の振幅が小さくなることがあります。特に高い入力周波数では、クロック振幅を小さくすると、ADC のノイズ性能が低下する可能性があります。これを回避するには、クロックソースをADCの近くに配置するか（「レイアウト例」 セクションを参照）、ADC CLK±入力ピンにインピーダンス整合を実装します。
さらに、製造に確定する前に、TI は重要な信号トレースの信号品質シミュレーションを実行することをお勧めします。挿入損失、反射損失、時間領域反射率測定 (TDR) の評価を実施する必要があります。
本デバイスの電源および接地接続も非常に重要です。次の規則に従う必要があります：
- 電源ピンおよび接地ピンのすべてに対して、低抵抗の接続パスとします。
- すべてのピンにアクセスするために必要な場合は、複数の電力層を使用します。
- 接続抵抗を増大させるような狭い孤立した経路は避けてください。
- グランドと電源プレーン間の結合を最大化するために、プリント基板を、信号、グランド、または電源回路基板のスタックアップを使用します。