JAJSOE7E June   2022  – April 2025 ADC12DJ5200-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：DC の仕様
    6. 5.6  電気的特性：消費電力
    7. 5.7  電気的特性：AC 仕様 (デュアル チャネル モード)
    8. 5.8  電気的特性：AC 仕様 (シングル チャネル モード)
    9. 5.9  タイミング要件
    10. 5.10 スイッチング特性
    11. 5.11 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイスの比較
      2. 6.3.2  アナログ入力
        1. 6.3.2.1 アナログ入力保護
        2. 6.3.2.2 フルスケール電圧 (VFS) の調整
        3. 6.3.2.3 アナログ入力オフセットの調整
      3. 6.3.3  ADC コア
        1. 6.3.3.1 ADC の動作原理
        2. 6.3.3.2 ADC コアのキャリブレーション
        3. 6.3.3.3 アナログ基準電圧
        4. 6.3.3.4 ADC のオーバーレンジ検出
        5. 6.3.3.5 コード エラー レート (CER)
      4. 6.3.4  温度監視ダイオード
      5. 6.3.5  タイムスタンプ
      6. 6.3.6  クロック供給
        1. 6.3.6.1 ノイズなしのアパーチャ遅延調整 (tAD 調整)
        2. 6.3.6.2 アパーチャ遅延ランプ制御 (TAD_RAMP)
        3. 6.3.6.3 SYSREF キャプチャによるマルチ デバイス同期および決定論的レイテンシ
          1. 6.3.6.3.1 SYSREF 位置検出器およびサンプリング位置選択 (SYSREF ウィンドウ処理)
          2. 6.3.6.3.2 SYSREF 自動較正
      7. 6.3.7  プログラマブル FIR フィルタ (PFIR)
        1. 6.3.7.1 デュアル チャネル イコライゼーション
        2. 6.3.7.2 シングル チャネル イコライゼーション
        3. 6.3.7.3 時間変動フィルタ
      8. 6.3.8  デジタル ダウン コンバータ (DDC)
        1. 6.3.8.1 丸めおよび飽和
        2. 6.3.8.2 数値制御オシレータと複素ミキサ
          1. 6.3.8.2.1 NCO 高速周波数ホッピング (FFH)
          2. 6.3.8.2.2 NCO の選択
          3. 6.3.8.2.3 基本 NCO 周波数設定モード
          4. 6.3.8.2.4 有理 NCO 周波数設定モード
          5. 6.3.8.2.5 NCO 位相オフセット設定
          6. 6.3.8.2.6 NCO 位相同期
        3. 6.3.8.3 デシメーション フィルタ
        4. 6.3.8.4 出力データ フォーマット
        5. 6.3.8.5 デシメーション設定
          1. 6.3.8.5.1 デシメーション係数
          2. 6.3.8.5.2 DDC ゲイン ブースト
      9. 6.3.9  JESD204C インターフェイス
        1. 6.3.9.1 トランスポート層
        2. 6.3.9.2 スクランブル機能
        3. 6.3.9.3 リンク層
        4. 6.3.9.4 8B/10B リンク層
          1. 6.3.9.4.1 データ エンコード (8B/10B)
          2. 6.3.9.4.2 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
          3. 6.3.9.4.3 コード グループ同期 (CGS)
          4. 6.3.9.4.4 初期レーン整列シーケンス (ILAS)
          5. 6.3.9.4.5 フレームおよびマルチフレーム監視
        5. 6.3.9.5 64B/66B リンク層
          1. 6.3.9.5.1 64B/66B エンコード
          2. 6.3.9.5.2 マルチブロック、拡張マルチブロック、ローカル拡張マルチブロック クロック (LEMC)
          3. 6.3.9.5.3 同期ヘッダを使用したブロック、マルチブロック、拡張マルチブロック整列
            1. 6.3.9.5.3.1 巡回冗長検査 (CRC) モード
            2. 6.3.9.5.3.2 前方誤り訂正 (FEC) モード
          4. 6.3.9.5.4 初期レーン整列
          5. 6.3.9.5.5 ブロック、マルチブロック、拡張マルチブロック整列監視
        6. 6.3.9.6 物理層
          1. 6.3.9.6.1 SerDes プリエンファシス
        7. 6.3.9.7 JESD204C 対応
        8. 6.3.9.8 複数デバイスの同期と決定論的レイテンシ
        9. 6.3.9.9 Subclass 0 システムでの動作
      10. 6.3.10 アラームの監視
        1. 6.3.10.1 クロック エラー検出
        2. 6.3.10.2 FIFO エラー検出
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デュアル チャネル モード
      2. 6.4.2 シングル チャネル モード (DES モード)
      3. 6.4.3 デュアル入力シングル チャネル モード (デュアル DES モード)
      4. 6.4.4 JESD204C モード
        1. 6.4.4.1 JESD204C 動作モード表
        2. 6.4.4.2 JESD204C モード (続き)
        3. 6.4.4.3 JESD204C トランスポート層のデータ形式
        4. 6.4.4.4 64B/66B 同期ヘッダ ストリームの構成
      5. 6.4.5 パワーダウン モード
      6. 6.4.6 テスト モード
        1. 6.4.6.1 シリアライザのテスト モードの詳細
        2. 6.4.6.2 PRBS テスト モード
        3. 6.4.6.3 クロック パターン モード
        4. 6.4.6.4 ランプ テスト モード
        5. 6.4.6.5 ショートおよびロング トランスポート テスト モード
          1. 6.4.6.5.1 ショート トランスポート テスト パターン
        6. 6.4.6.6 D21.5 テスト モード
        7. 6.4.6.7 K28.5 テスト モード
        8. 6.4.6.8 反復 ILA テスト モード
        9. 6.4.6.9 修正 RPAT テスト モード
      7. 6.4.7 キャリブレーション モードとトリミング
        1. 6.4.7.1 フォアグラウンド キャリブレーション モード
        2. 6.4.7.2 バックグラウンド キャリブレーション モード
        3. 6.4.7.3 低消費電力バックグラウンド キャリブレーション (LPBG) モード
      8. 6.4.8 オフセット キャリブレーション
      9. 6.4.9 トリミング
    5. 6.5 プログラミング
      1. 6.5.1 シリアル インターフェイスの使い方
        1. 6.5.1.1 SCS
        2. 6.5.1.2 SCLK
        3. 6.5.1.3 SDI
        4. 6.5.1.4 SDO
        5. 6.5.1.5 ストリーミング モード
    6. 6.6 SPI レジスタ マップ
  8. 7 アプリケーション情報に関する免責事項
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 広帯域 RF サンプリング レシーバ
        1. 7.2.1.1 設計要件
          1. 7.2.1.1.1 入力信号パス
          2. 7.2.1.1.2 クロック供給
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 AC カップリング コンデンサの値の計算
      2. 7.2.2 再構成可能デュアル チャネル 5GSPS またはシングル チャネル 10GSPS オシロスコープ
        1. 7.2.2.1 設計要件
          1. 7.2.2.1.1 入力信号パス
          2. 7.2.2.1.2 クロック供給
          3. 7.2.2.1.3 ADC12DJ5200-EP オシロスコープ アプリケーション
    3. 7.3 初期化セットアップ
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 電源シーケンス
    5. 7.5 レイアウト
      1. 7.5.1 レイアウトのガイドライン
      2. 7.5.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

5.9 タイミング要件

標準値は、TJ = 25°C、VA19 = 1.9V、VA11 = 1.1V、VD11 = 1.1V、デフォルトのフルスケール電圧、fIN = 347MHz、AIN = –1dBFS、fCLK = 5.12GHz、フィルタ処理された 1-VPP 正弦波クロック、JMODE = 1、デフォルト設定でディザー イネーブル、VA11、VD11 および VS11 ノイズ抑制オン (EN_VA11_NOISE_SUPPR = EN_VD11_NOISE_SUPPR = EN_VS11_NOISE_SUPPR = 1)、バックグラウンド キャリブレーションにおける値 (特に記述のない限り)。最小値および最大値は、「推奨動作条件」表に記載された公称電源電圧および動作温度範囲での値。
最小値 公称値 最大値 単位
デバイス (サンプリング) クロック (CLK+、CLK–)
fCLK 入力クロック周波数 (CLK±)、シングル チャネルおよびデュアル チャネルの両方のモード(1) 800 5200 MHz
tCLK 入力クロック周期 (CLK±)、シングル チャネルおよびデュアル チャネルの両方のモードの(1) 192.3 1250 ps
SYSREF (SYSREF+, SYSREF–)
tINV(SYSREF) SYSREF_POS ステータス レジスタで測定された、セットアップ時間またはホールド時間の違反を示す CLK± 周期の無効な SYSREF キャプチャ領域の幅、SYSREF_ZOOM = 1(3) 48 ps
tINV(TEMP) 温度範囲全体にわたる無効な SYSREF キャプチャ領域のドリフト、正の数値は SYSREF_POS レジスタの MSB へのシフトを示す、SYSREF_ZOOM = 1 0.02 ps/°C
tINV(VA11) VA11 電源電圧に対する無効な SYSREF キャプチャ領域のドリフト、正の数値は SYSREF_POS レジスタの MSB へのシフトを示す、SYSREF_ZOOM = 1 -0.03 ps/mV
tSTEP(SP) SYSREF_POS LSB の遅延(4) SYSREF_ZOOM = 0 39 ps
SYSREF_ZOOM = 1 24
t(PH_SYS) SYSREF± 立ち上がりエッジ イベント後の SYSREF ウィンドウ処理による SYSREF± の最小アサート期間 5*TCLK+4.5 ns
t(PL_SYS) SYSREF± 立ち下がりエッジ イベント後の SYSREF ウィンドウ処理による SYSREF± の最小デアサート期間 5*TCLK+4.5 ns
JESD204B SYNC タイミング (SYNCSE または TMSTP±)
tH(SYNCSE) NCO 同期 (NCO _SYNC_ILA = 1) のマルチフレームまたは拡張マルチブロック境界 (SYSREF の立ち上がりエッジが High をキャプチャ) から JESD204C SYNC 信号 (SYNC_SEL = 0 の場合は SYNCSE、SYNC_SEL = 1 の場合は TMSTP±) のデアサートまでの最短ホールド時間(2) JMODE = 10、21、23 19 tCLK サイクル
JMODE = 11、14、22、24、61 10
JMODE = 12、15、16、25、26、27、56、57、58、62、63、66、67、69、70 18
JMODE = 13 23
JMODE = 36、37、38、52、53、54、55、59、60、65、68、71 17
JMODE = 39 21
JMODE = 46、47、48、49、64 9
tSU(SYNCSE) NCO 同期 (NCO _SYNC_ILA = 1) の JESD204C SYNC 信号 (SYNC_SEL = 0 の場合は SYNCSE、SYNC_SEL = 1 の場合は TMSTP±) のデアサートからマルチフレームまたは拡張マルチブロック境界 (SYSREF の立ち上がりエッジが High をキャプチャ) までの最短セットアップ時間(2) JMODE = 10、21、23 -2 tCLK サイクル
JMODE = 11、14、22、24、61 7
JMODE = 12、15、16、25、26、27、56、57、58、62、63、66、67、69、70 -1
JMODE = 13 -6
JMODE = 36、37、38、52、53、54、55、59、60、65、68、71 0
JMODE = 39 -4
JMODE = 46、47、48、49、64 8
t(SYNCSE) SYNCSE リンク再同期化をトリガするための最短アサート時間 4 フレーム
シリアル プログラミング インターフェイス (SCLK、SDI、SCS)
fCLK(SCLK) シリアル クロック周波数 15.625 MHz
t(PH) シリアル クロックの High 値パルスの幅 32 ns
t(PL) シリアル クロックの Low 値のパルス幅 32 ns
tSU(SCS) SCS から SCLK 立ち上がりエッジまでのセットアップ時間 30 ns
tH(SCS) SCLK 立ち上がりエッジから SCS までのホールド時間 30 ns
tSU(SDI) SDI から SCLK 立ち上がりエッジまでのセットアップ時間 25 ns
tH(SDI) SCLK 立ち上がりエッジから SDI までのホールド時間 3 ns
(1) プログラムされた JMODE に基づいて「JESD204C モード」の表の狭い範囲に機能的に制限される場合を除きます。
(2) このパラメータは、8B/10B エンコーディングを使用する JMODE 設定、または 64B/66B エンコーディングと 4x または 8x デシメーションを使用する設定にのみ適用されます。DDC ブロックと NCO を使用して同期が必要な場合を除き、64B/66B エンコーディング モードでは SYNC は使用されません。
(3) SYSREF_POS を使用して、SYSREF キャプチャの最適な SYSREF_SEL 値を選択できます。SYSREF ウィンドウ処理の詳細については、「SYSREF 位置検出器およびサンプリング位置の選択 (SYSREF ウィンドウ処理)」セクションを参照してください。tINV(SYSREF) で指定される無効領域は、SYSREF_SELで測定された CLK± 周期 (tCLK) の部分を示し、セットアップおよびホールド違反の原因となる可能性があります。公称条件 (最適な SYSREF_SEL を見つけるために使用) からシステム動作条件全体にわたり、SYSREF± と CLK± とのタイミング スキューが、SYSREF_POS で選択された SYSREF_SEL 位置で無効な領域を生じないことを確認します。無効な領域が発生する場合、CLK± と SYSREF± との間のスキューを追跡するために、温度に依存する SYSREF_SEL 選択が必要になることがあります。
(4) fCLK = 3GHz 未満では SYSREF_ZOOM = 0、fCLK = 3GHz 以上では SYSREF_ZOOM = 1を使用することが推奨されます。