JAJSVL6B November   2024  – September 2025 F29H850TU , F29H859TU-Q1

ADVMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性 (F29H85x および F29P58x)
    3. 5.3 ピン属性 (F29P32x)
    4. 5.4 信号の説明
      1. 5.4.1 アナログ信号
      2. 5.4.2 デジタル信号
      3. 5.4.3 テスト、JTAG、リセット
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 ピン多重化
      1. 5.6.1 GPIO 多重化ピン
    7. 5.7 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  F29H85x ESD 定格 - 民生用
    3. 6.3  F29H85x ESD 定格 - 車載用
    4. 6.4  F29P58x ESD 定格 - 民生用
    5. 6.5  F29P58x ESD 定格 - 車載用
    6. 6.6  F29P32x ESD 定格 - 車載用
    7. 6.7  推奨動作条件
    8. 6.8  消費電力の概略
      1. 6.8.1 システム消費電流 VREG ディセーブル - 外部電源
      2. 6.8.2 システム消費電流 VREG イネーブル
      3. 6.8.3 動作モード テストの説明
      4. 6.8.4 消費電流の低減
        1. 6.8.4.1 ペリフェラル ディセーブル時の標準的な電流低減
    9. 6.9  電気的特性
    10. 6.10 5V フェイルセーフ ピンに関する特別な考慮事項
    11. 6.11 ZEX パッケージの熱抵抗特性
    12. 6.12 PTS パッケージの熱抵抗特性
    13. 6.13 RFS パッケージの熱抵抗特性
    14. 6.14 PZS パッケージの熱抵抗特性
    15. 6.15 熱設計の検討事項
    16. 6.16 システム
      1. 6.16.1  パワー マネージメント モジュール (PMM)
        1. 6.16.1.1 概要
        2. 6.16.1.2 概要
          1. 6.16.1.2.1 電源レール監視
            1. 6.16.1.2.1.1 I/O POR (パワーオン リセット) 監視
            2. 6.16.1.2.1.2 I/O BOR (ブラウンアウト リセット) 監視
            3. 6.16.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.16.1.2.2 外部監視回路の使用
          3. 6.16.1.2.3 遅延ブロック
          4. 6.16.1.2.4 内部 DD LDO 電圧レギュレータ (VREG)
          5. 6.16.1.2.5 VREGENZ
        3. 6.16.1.3 外付け部品
          1. 6.16.1.3.1 デカップリング コンデンサ
            1. 6.16.1.3.1.1 VDDIO デカップリング
            2. 6.16.1.3.1.2 VDD デカップリング
        4. 6.16.1.4 電源シーケンス
          1. 6.16.1.4.1 電源ピンの一括接続
          2. 6.16.1.4.2 信号ピンの電源シーケンス
          3. 6.16.1.4.3 電源ピンの電源シーケンス
            1. 6.16.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.16.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.16.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.16.1.4.3.4 電源スルーレート
        5. 6.16.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.16.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.16.1.5.2 パワー マネージメント モジュールの特性
      2. 6.16.2  リセット タイミング
        1. 6.16.2.1 リセット ソース
        2. 6.16.2.2 リセットの電気的データおよびタイミング
          1. 6.16.2.2.1 リセット XRSn のタイミング要件
          2. 6.16.2.2.2 リセット XRSn のスイッチング特性
          3. 6.16.2.2.3 リセットのタイミング図
      3. 6.16.3  クロック仕様
        1. 6.16.3.1 クロック・ソース
        2. 6.16.3.2 クロック周波数、要件、および特性
          1. 6.16.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.16.3.2.1.1 入力クロック周波数
            2. 6.16.3.2.1.2 XTAL 発振器の特性
            3. 6.16.3.2.1.3 外部の水晶振動子ではないクロック ソース使用時の X1 入力レベルの特性
            4. 6.16.3.2.1.4 X1 のタイミング要件
            5. 6.16.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.16.3.2.1.6 APLL の特性
            7. 6.16.3.2.1.7 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
            8. 6.16.3.2.1.8 内部クロック周波数
        3. 6.16.3.3 入力クロック
        4. 6.16.3.4 XTAL 発振器
          1. 6.16.3.4.1 はじめに
          2. 6.16.3.4.2 概要
            1. 6.16.3.4.2.1 電気発振回路
              1. 6.16.3.4.2.1.1 動作モード
                1. 6.16.3.4.2.1.1.1 水晶動作モード
                2. 6.16.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.16.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.16.3.4.2.2 水晶振動子
            3. 6.16.3.4.2.3 GPIO 動作モード
          3. 6.16.3.4.3 機能動作
            1. 6.16.3.4.3.1 ESR – 等価直列抵抗
            2. 6.16.3.4.3.2 Rneg – 負性抵抗
            3. 6.16.3.4.3.3 起動時間
            4. 6.16.3.4.3.4 DL – 励振レベル
          4. 6.16.3.4.4 水晶振動子の選択方法
          5. 6.16.3.4.5 テスト
          6. 6.16.3.4.6 一般的な問題とデバッグのヒント
          7. 6.16.3.4.7 水晶発振回路の仕様
            1. 6.16.3.4.7.1 水晶振動子の等価直列抵抗 (ESR) 要件
            2. 6.16.3.4.7.2 水晶発振器のパラメータ
            3. 6.16.3.4.7.3 水晶発振器の電気的特性
        5. 6.16.3.5 内部発振器
          1. 6.16.3.5.1 INTOSC 特性
      4. 6.16.4  フラッシュ パラメータ
        1. 6.16.4.1 C29 フラッシュ パラメータ 
        2. 6.16.4.2 HSM フラッシュ パラメータ 
      5. 6.16.5  メモリ サブシステム (MEMSS)
        1. 6.16.5.1 はじめに
        2. 6.16.5.2 特長
        3. 6.16.5.3 RAM の仕様
      6. 6.16.6  デバッグ / JTAG
        1. 6.16.6.1 JTAG の電気的データおよびタイミング
          1. 6.16.6.1.1 DEBUGSS のタイミング要件
          2. 6.16.6.1.2 DEBUGSS のスイッチング特性
          3. 6.16.6.1.3 JTAG のタイミング図
          4. 6.16.6.1.4 SWD タイミング図
      7. 6.16.7  GPIO の電気的データおよびタイミング
        1. 6.16.7.1 GPIO - 出力タイミング
          1. 6.16.7.1.1 汎用出力のスイッチング特性
          2. 6.16.7.1.2 汎用出力のタイミング図
        2. 6.16.7.2 GPIO - 入力タイミング
          1. 6.16.7.2.1 汎用入力のタイミング要件
          2. 6.16.7.2.2 サンプリング・モード
        3. 6.16.7.3 入力信号のサンプリング・ウィンドウ幅
      8. 6.16.8  リアルタイム ダイレクト メモリ アクセス (RTDMA)
        1. 6.16.8.1 はじめに
          1. 6.16.8.1.1 特長
          2. 6.16.8.1.2 ブロック図
      9. 6.16.9  低消費電力モード
        1. 6.16.9.1 クロック ゲーティング低消費電力モード
        2. 6.16.9.2 低消費電力モードのウェークアップ タイミング
          1. 6.16.9.2.1 アイドル モードのタイミング要件
          2. 6.16.9.2.2 アイドル モードのスイッチング特性
          3. 6.16.9.2.3 IDLE 開始および終了タイミング図
          4. 6.16.9.2.4 スタンバイ モードのタイミング要件
          5. 6.16.9.2.5 スタンバイ モードのスイッチング特性
          6. 6.16.9.2.6 STANDBY の開始 / 終了タイミング図
      10. 6.16.10 外部メモリ インターフェイス (EMIF)
        1. 6.16.10.1 非同期メモリのサポート
        2. 6.16.10.2 同期 DRAM のサポート
        3. 6.16.10.3 EMIF の電気的データおよびタイミング
          1. 6.16.10.3.1 EMIF 同期メモリのタイミング要件
          2. 6.16.10.3.2 EMIF 同期メモリのスイッチング特性
          3. 6.16.10.3.3 EMIF 同期メモリのタイミング図
          4. 6.16.10.3.4 EMIF 非同期メモリのタイミング要件
          5. 6.16.10.3.5 EMIF 非同期メモリのスイッチング特性
          6. 6.16.10.3.6 EMIF 非同期メモリのタイミング図
    17. 6.17 C29x アナログ ペリフェラル
      1. 6.17.1 アナログ サブシステム
        1. 6.17.1.1 特長
        2. 6.17.1.2 ブロック図
        3. 6.17.1.3 アナログ ピン接続
      2. 6.17.2 A/D コンバータ (ADC)
        1. 6.17.2.1 ADC の構成可能性
          1. 6.17.2.1.1 信号モード
        2. 6.17.2.2 ADC の電気的データおよびタイミング
          1. 6.17.2.2.1  ADC の動作条件 12 ビット シングルエンド
          2. 6.17.2.2.2  ADC の動作条件 12 ビット差動
          3. 6.17.2.2.3  ADC の動作条件 16 ビット シングルエンド
          4. 6.17.2.2.4  ADC の動作条件 16 ビット差動
          5. 6.17.2.2.5  ADC のタイミング要件
          6. 6.17.2.2.6  ADC 特性 12 ビット シングルエンド
          7. 6.17.2.2.7  ADC 特性 12 ビット差動
          8. 6.17.2.2.8  ADC 特性 16 ビット シングルエンド
          9. 6.17.2.2.9  ADC 特性 16 ビット差動
          10. 6.17.2.2.10 ‌ADC の INL と DNL
          11. 6.17.2.2.11 ピンごとの ADC 性能
          12. 6.17.2.2.12 ADC 入力モデル
          13. 6.17.2.2.13 ADC のタイミング図
      3. 6.17.3 温度センサ
        1. 6.17.3.1 温度センサの電気的データおよびタイミング
          1. 6.17.3.1.1 温度センサの特性
      4. 6.17.4 コンパレータ サブシステム (CMPSS)
        1. 6.17.4.1 CMPSS 接続図
        2. 6.17.4.2 ブロック図
        3. 6.17.4.3 CMPSS の電気的データおよびタイミング
          1. 6.17.4.3.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.17.4.3.2 CMPSS DAC の静的電気特性
          4. 6.17.4.3.3 CMPSS の説明用グラフ
      5. 6.17.5 バッファ付き D/A コンバータ (DAC)
        1. 6.17.5.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.17.5.1.1 バッファ付き DAC の動作条件
          2. 6.17.5.1.2 バッファ付き DAC の電気的特性
    18. 6.18 C29x コントロール ペリフェラル
      1. 6.18.1 拡張キャプチャ (eCAP)
        1. 6.18.1.1 eCAP のブロック図
        2. 6.18.1.2 eCAP の同期
        3. 6.18.1.3 eCAP の電気的データおよびタイミング
          1. 6.18.1.3.1 eCAP のタイミング要件
          2. 6.18.1.3.2 eCAP のスイッチング特性
      2. 6.18.2 高分解能キャプチャ (HRCAP)
        1. 6.18.2.1 eCAP と HRCAP のブロック図
        2. 6.18.2.2 HRCAP の電気的データおよびタイミング
          1. 6.18.2.2.1 HRCAP スイッチング特性
          2. 6.18.2.2.2 HRCAP の図とグラフ
      3. 6.18.3 拡張パルス幅変調器 (ePWM)
        1. 6.18.3.1 制御ペリフェラルの同期
        2. 6.18.3.2 ePWM の電気的データおよびタイミング
          1. 6.18.3.2.1 ePWM のタイミング要件
          2. 6.18.3.2.2 ePWM のスイッチング特性
          3. 6.18.3.2.3 トリップ ゾーン入力のタイミング
            1. 6.18.3.2.3.1 PWM ハイ インピーダンス特性のタイミング図
      4. 6.18.4 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.18.4.1 外部 ADC 変換開始のスイッチング特性
        2. 6.18.4.2 ADCSOCAO または ADCSOCBO のタイミング図
      5. 6.18.5 高分解能パルス幅変調器 (HRPWM)
        1. 6.18.5.1 HRPWM の電気的データおよびタイミング
          1. 6.18.5.1.1 高分解能 PWM の特性
      6. 6.18.6 拡張直交エンコーダ パルス (eQEP)
        1. 6.18.6.1 eQEP の電気的データおよびタイミング
          1. 6.18.6.1.1 eQEP のタイミング要件
          2. 6.18.6.1.2 eQEP のスイッチング特性
      7. 6.18.7 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.18.7.1 SDFM の電気的データおよびタイミング
          1. 6.18.7.1.1 SDFM の電気的データおよびタイミング (同期 GPIO)
          2. 6.18.7.1.2 SDFM の電気的データおよびタイミング (ASYNC を使用)
            1. 6.18.7.1.2.1 非同期 GPIO ASYNC オプション使用時の SDFM のタイミング要件
            2. 6.18.7.1.2.2 同期 GPIO SYNC オプション使用時の SDFM のタイミング要件
          3. 6.18.7.1.3 SDFM タイミング図
    19. 6.19 C29x 通信ペリフェラル
      1. 6.19.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      2. 6.19.2 高速シリアル インターフェイス (FSI)
        1. 6.19.2.1 FSI トランスミッタ
          1. 6.19.2.1.1 FSITX の電気的データおよびタイミング
            1. 6.19.2.1.1.1 FSITX スイッチング特性
            2. 6.19.2.1.1.2 FSITX タイミング
        2. 6.19.2.2 FSI レシーバ
          1. 6.19.2.2.1 FSIRX の電気的データおよびタイミング
            1. 6.19.2.2.1.1 FSIRX のタイミング要件
            2. 6.19.2.2.1.2 FSIRX スイッチング特性
            3. 6.19.2.2.1.3 FSIRX タイミング
        3. 6.19.2.3 FSI SPI 互換モード
          1. 6.19.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.19.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.19.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 6.19.3 I2C (Inter-Integrated Circuit)
        1. 6.19.3.1 I2C の電気的データおよびタイミング
          1. 6.19.3.1.1 I2C のタイミング要件
          2. 6.19.3.1.2 I2C のスイッチング特性
          3. 6.19.3.1.3 I2C のタイミング図
      4. 6.19.4 PMBus (Power Management Bus) インターフェイス
        1. 6.19.4.1 PMBus の電気的データおよびタイミング
          1. 6.19.4.1.1 PMBus の電気的特性
          2. 6.19.4.1.2 PMBus ファスト モードのスイッチング特性
          3. 6.19.4.1.3 PMBus スタンダード モードのスイッチング特性
      5. 6.19.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.19.5.1 SPI コントローラ モードのタイミング
          1. 6.19.5.1.1 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          2. 6.19.5.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          3. 6.19.5.1.3 SPI コントローラ モードのタイミング要件
          4. 6.19.5.1.4 SPI コントローラ・モードのタイミング図
        2. 6.19.5.2 SPI ペリフェラル モードのタイミング
          1. 6.19.5.2.1 SPI ペリフェラル モードのスイッチング特性
          2. 6.19.5.2.2 SPI ペリフェラル モードのタイミング要件
          3. 6.19.5.2.3 SPI ペリフェラル・モードのタイミング図
      6. 6.19.6 シングル エッジ ニブル伝送 (SENT)
        1. 6.19.6.1 はじめに
        2. 6.19.6.2 特長
      7. 6.19.7 LIN (Local Interconnect Network)
      8. 6.19.8 EtherCAT SubordinateDevice コントローラ (ESC)
        1. 6.19.8.1 ESC の機能
        2. 6.19.8.2 ESC サブシステムの統合機能
        3. 6.19.8.3 EtherCAT IP のブロック図
        4. 6.19.8.4 EtherCAT の電気的データおよびタイミング
          1. 6.19.8.4.1 EtherCAT のタイミング要件
          2. 6.19.8.4.2 EtherCAT のスイッチング特性
          3. 6.19.8.4.3 EtherCAT のタイミング図
      9. 6.19.9 UART (Universal Asynchronous Receiver-Transmitter)
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  エラー通知モジュール (ESM_C29)
      1. 7.3.1 はじめに
      2. 7.3.2 ESM サブシステム
      3. 7.3.3 システム ESM
    4. 7.4  エラー アグリゲータ
      1. 7.4.1 エラー アグリゲータ モジュール
      2. 7.4.2 エラー アグリゲータ インターフェイス
    5. 7.5  メモリ
      1. 7.5.1 C29x メモリ マップ
      2. 7.5.2 フラッシュ メモリ マップ
        1. 7.5.2.1 フラッシュ メイン領域のアドレス マップ (F29H85x、4MB)
        2. 7.5.2.2 フラッシュ メイン領域のアドレス マップ (F29H85x、2MB)
        3. 7.5.2.3 フラッシュ メイン領域のアドレス マップ (F29P58x、4MB)
        4. 7.5.2.4 フラッシュ メイン領域のアドレス マップ (F29P58x、F29P32x、2MB)
        5. 7.5.2.5 フラッシュ データ バンクのアドレス マップ
        6. 7.5.2.6 フラッシュ BANKMGMT 領域のアドレス マップ
        7. 7.5.2.7 フラッシュ SECCFG 領域のアドレス マップ
      3. 7.5.3 ペリフェラル・レジスタのメモリ・マップ
    6. 7.6  識別
    7. 7.7  ブート ROM
      1. 7.7.1 デバイス ブート シーケンス
      2. 7.7.2 デバイス ブート モード
        1. 7.7.2.1 デフォルト ブート モード
        2. 7.7.2.2 カスタム ブート モード
      3. 7.7.3 デバイス ブートの構成
        1. 7.7.3.1 ブート モード ピンの構成
        2. 7.7.3.2 ブート モード テーブル オプションの設定
      4. 7.7.4 デバイスのブート フロー図
        1. 7.7.4.1 デバイス ブート フロー
        2. 7.7.4.2 CPU1 のブート フロー
        3. 7.7.4.3 エミュレーション ブート フロー
        4. 7.7.4.4 スタンドアロン ブート フロー
      5. 7.7.5 GPIO の割り当て
    8. 7.8  セキュリティ モジュールおよび暗号化アクセラレータ
      1. 7.8.1 セキュリティ モジュール
        1. 7.8.1.1 ハードウェア セキュリティ モジュール (HSM)
        2. 7.8.1.2 暗号化アクセラレータ
      2. 7.8.2 安全およびセキュリティ ユニット (SSU)
        1. 7.8.2.1 システム図
    9. 7.9  C29x サブシステム
      1. 7.9.1 C29 CPU のアーキテクチャ
      2. 7.9.2 ペリフェラル割り込み優先順位および拡張 (PIPE)
        1. 7.9.2.1 はじめに
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 割り込みの概念
        2. 7.9.2.2 割り込みコントローラのアーキテクチャ
          1. 7.9.2.2.1 動的優先度アービトレーション ブロック
          2. 7.9.2.2.2 後処理ブロック
          3. 7.9.2.2.3 メモリ マップト レジスタ
        3. 7.9.2.3 割り込みの伝搬
      3. 7.9.3 データ ロギングとトレース (DLT)
        1. 7.9.3.1 はじめに
          1. 7.9.3.1.1 特長
            1. 7.9.3.1.1.1 ブロック図
      4. 7.9.4 波形アナライザ診断 (WADI)
        1. 7.9.4.1 WADI の概要
          1. 7.9.4.1.1 特長
          2. 7.9.4.1.2 ブロック図
          3. 7.9.4.1.3 概要
      5. 7.9.5 組み込みのリアルタイム解析および診断 (ERAD)
      6. 7.9.6 プロセッサ間通信 (IPC)
        1. 7.9.6.1 はじめに
      7. 7.9.7 ウォッチドッグ
      8. 7.9.8 デュアル・クロック・コンパレータ (DCC)
        1. 7.9.8.1 特長
        2. 7.9.8.2 DCCx クロック ソース入力のマッピング
      9. 7.9.9 構成可能ロジック ブロック (CLB)
    10. 7.10 ロックステップ比較モジュール (LCM)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報
    2.     トレイ

4 デバイスの比較

表 4-1 に、F29x デバイスの機能を示します。

表 4-1 デバイスの比較
機能(1) 車載用 商業用
H859Tx8 H859Dx6 P589Dx5 P329Sxx(8) H850Tx9 H850Dx7 H850Dx6 H850Dx4 H850Dx3 P580Dx5
H859TU8 H859TM8 H859DU6 P589DU5 P589DM5 P329SJ1 P329SM1 P329SM2 H850TU9 H850DU7 H850DM7 H850DM6 H850DM4 H850DM3 P580DM5
C29x CPU サブシステム
C29x～CPU1 32 ビット浮動小数点命令と Trig 命令 200MHz 200MHz
C29x～CPU2 32 ビット浮動小数点命令と Trig 命令 200MHz – 200MHz ロックステップ 200MHz – 200MHz
C29x～CPU3 64 ビット浮動小数点命令と Trig 命令 200MHz – 200MHz –
ロックステップ対応 (CPU1 は CPU2 とロックステップ可能) 構成可能 – 構成可能 固定 構成可能 – 構成可能
RAM (ECC) M0 (共有 CPU1/CPU2/CPU3) 4KB 4KB 4KB
LPAx (プログラム最適化 CPU1/CPU2) 64KB 64KB 64KB
LDAx (データ最適化 CPU1/CPU2、HSM と共有) 128KB 128KB 128KB
CPAx (プログラム最適化 CPU1/CPU3) 64KB 64KB 64KB
CDAx (データ最適化 CPU1/CPU3) 192KB – 192KB –
合計 452KB 260KB 452KB 260KB
フラッシュ (ECC) C29x – CPU1/CPU3 4MB 2MB 4MB 4MB 2MB 1MB 2MB 4MB 4MB 2MB
データ バンク (ソフトウェア EEPROM エミュレーションをサポート) 256KB 128KB 256KB
ファームウェアのワイヤレス更新 (FOTA) サポート あり あり
ライブ ファームウェア アップデート (LFU) サポート あり あり
C29x システム
CPU タイマ CPU ごとに 3 個 CPU ごとに 3 個
リアルタイム DMA (RTDMA) – それぞれ 10 チャネル 2 (ロックステップ対応) 1 2 (ロックステップ対応)
データ ログおよびトレース (DLT) – タイプ 0 CPU ごとに 1 個 CPU ごとに 1 個
拡張リアルタイム解析および診断 (ERAD) – タイプ 5 CPU ごとに 1 個 CPU ごとに 1 個
外部メモリ インターフェイス (EMIF)(2) – 1 – 1 –
組み込みパターン ジェネレータ (EPG) あり あり
波形分析および診断 IP (WADI) 4 ブロックのインスタンス 2 個 – 4 ブロックのインスタンス 2 個
ウィンドウ付きウォッチドッグ タイマ (WWD) CPU ごとに 1 個 CPU ごとに 1 個
デュアル クロック コンパレータ (DCC) 3 1 3
セーフティおよびセキュリティ
機能安全機能(3) ASIL D/SIL 3 (対象) ASIL B/SIL 2 (対象) (6)
ASIL D/SIL 3 (対象)(6)		 ASIL D/SIL 3 (対象) ASIL D/SIL 3 (対象) ASIL B/SIL 2 (対象) (6)
ASIL D/SIL 3 (対象)(6)		 – ASIL D/SIL 3 (対象)
エラー通知モジュール(ESM) あり あり
EVITA-full 対応ハードウェア セキュリティ モジュール (HSM) あり [「ハードウェア セキュリティ モジュール (HSM)」セクションを参照] あり [「ハードウェア セキュリティ モジュール (HSM)」セクションを参照]
JTAG ロック あり あり
ロジック パワー オン自己テスト (LPOST) あり あり
メモリ パワー オン自己テスト (MPOST) あり あり
安全 / セキュリティ (SSU) モジュール あり あり
SSU アクセス保護領域 (APR) CPU ごとに 64 個 CPU ごとに 64 個
ハードウェア セキュリティ マネージャ (HSM) サブシステム
Cortex-M4 100MHz 100MHz
ネスト型ベクタ割り込みコントローラ (NVIC) 64 個の割り込み 64 個の割り込み
HSM リアルタイム DMA (RTDMA) – 8 チャネル 1 1
HSM エラー通知モジュール (HSM-ESM) あり あり
デュアル クロック コンパレータ (DCC) 1 1
デュアル モード タイマ (DMTimer) 2 2
リアルタイム クロック (RTC) カウンタ 1 1
リアルタイム割り込み (RTI) タイマ 1 1
セキュア ブート あり あり なし あり
HSM ウィンドウ ウォッチドッグ タイマ 1 1
セキュリティ マネージャ あり あり
フラッシュ HSM 512KB 256KB 512KB
ファームウェアのワイヤレス更新 (FOTA) サポート あり あり
RAM ローカル 36KB 36KB
LDAx (C29x と共有) 128KB 128KB
メールボックス 4KB 4KB
暗号化アクセラレータ (HSM または C29x にマッピング可能)
真性乱数生成器 (TRNG) あり あり なし あり
決定論的乱数ビット生成器 (DRBG) あり あり なし あり
CRC エンジン あり あり なし あり
対称型暗号化 AES (Advanced Encryption Standard) あり あり なし あり
SM4 あり あり なし あり
非対称型暗号化 公開鍵アクセラレータ (PKA)：ECC、RSA あり あり なし あり
SM2 あり あり なし あり
ハッシュ関数 ハッシュ ベースのメッセージ認証コード (HMAC) あり あり なし あり
セキュア ハッシュ アルゴリズム (SHA) あり あり なし あり
MD5 あり あり なし あり
SM3 あり あり なし あり
GPIO ピン、アナログ ピン、電源
内部 3.3V ～ 1.25V の電圧レギュレータ – 100 ピン (100MHz) のみ(4) – 100 ピン (100MHz) のみ(4)
デジタル GPIO 256 ボール ZEX BGA 110 – 110 – 110 – 110
176 ピン PTS HTQFP 86 – 86 – 86 – 86
144 ピン RFS HTQFP 65 65 – 85
100 ピン PZS HTQFP 46 – 46
アナログまたはデジタル
双方向 (AGPIO)		 256 ボール ZEX BGA 26 – 26 – 26 – 26
176 ピン PTS HTQFP 26 – 26 – 26 – 26
144 ピン RFS HTQFP 16 16 – 16
100 ピン PZS HTQFP 8 – 8
アナログまたはデジタル入力 (AIO) 256 ボール ZEX BGA 54 – 54 – 54 – 54
176 ピン PTS HTQFP 28 – 28 – 28 – 28
144 ピン RFS HTQFP 28 28 – 28
100 ピン PZS HTQFP 16 – 16
合計信号ピン (GPIO、AGPIO、AIO) 256 ボール ZEX BGA 190 – 190 – 190 – 190
176 ピン PTS HTQFP 140 – 140 – 140 – 140
144 ピン RFS HTQFP 109 109 – 109
100 ピン PZS HTQFP 70 – 70
アナログ ペリフェラル(7)
ADC 16/12 ビット モジュール ADC AB –
タイプ 4		 個数 2 2 0 2
16 ビット モードのスループット 1.19MSPS – 1.19MSPS
16 ビット モードの変換時間(5) 840ns – 840ns
12 ビット モードのスループット 3.92MSPS – 3.92MSPS
12 ビット モードの変換時間(5) 255ns – 255ns
ADC 12 ビット モジュール ADC CDE –
タイプ 5		 個数 3 3
ADC、A、B、C		 4
ADC A、B、C、D		 3
スループット 3.92MSPS 3.95MSPS 3.92MSPS
変換時間(5) 255ns 253ns 255ns
ADC チャネル (16 ビット シングルエンド モード)
モジュール ADC AB		 256 ボール ZEX BGA 32 0 32 – 32
176 ピン PTS HTQFP 26 0 26 – 26
144 ピン RFS HTQFP 21 0 21 – 21
100 ピン PZS HTQFP 12 0 – 12
ADC チャネル (差動モード)
モジュール ADC AB		 256 ボール ZEX BGA 16 0 16 – 16
176 ピン PTS HTQFP 13 0 13 – 13
144 ピン RFS HTQFP 10 0 10 – 10
100 ピン PZS HTQFP 6 0 – 6
ADC チャネル (12 ビット シングルエンド モード)
すべての ADC モジュール		 256 ボール ZEX BGA 80 – 80 – 80
176 ピン PTS HTQFP 54 – 54 – 54
144 ピン RFS HTQFP 44 44 – 44
100 ピン PZS HTQFP 24 – 24
温度センサ 1 1
バッファ付き DAC – タイプ 1 2 – 2
CMPSS (2 つのコンパレータと 2 つの内部 DAC) – タイプ 6 12 1 4 12
制御ペリフェラル(7)
構成可能ロジック ブロック (CLB) – タイプ 3 6 タイル 4 タイル – 6 タイル 4 タイル
ePWM – タイプ 5 合計チャネル数 36 24 16 36 24
HRPWM 対応 36 24 – 16 36 24
eCAP – タイプ 3 合計モジュール数 6 6 4 6 6
HRCAP 対応 2 (eCAP5、eCAP6) – 2 (eCAP5、eCAP6) –
eQEP モジュール – タイプ 2 6 4 6 4
シグマ-デルタ フィルタ モジュール (SDFM) チャネル – タイプ 2 16 チャネル (4 個の SDFM モジュール) – 16 チャネル (4 個の SDFM モジュール)
通信ペリフェラル(7)
CAN FD (CAN with Flexible Data-Rate) – タイプ 2 6 4 3 6 4
EtherCAT (Ethernet for Control Automation Technology)(2) – 1 – 1 –
高速シリアル インターフェイス (FSI) RX – タイプ 2 4 3 2 4 3
高速シリアル インターフェイス (FSI) TX – タイプ 2 4 3 2 4 3
I2C (Inter-Integrated Circuit) – タイプ 2 2 2
LIN – タイプ 1 (UART 互換) 2 2
パワー マネージメント バス (PMBus) 1.1 – タイプ 0 1 1 1
高速 UART (HS-UART) – タイプ 1 6 4 2 6 4
シングル エッジ ニブル伝送 (SENT) – タイプ 1 6 4 6
SPI – タイプ 2 5 5
パッケージ オプション、温度、認定
Q および S 温度コード AEC-Q100 認定 グレード 1 –
接合部温度 (TJ) –40°C ～ 150°C –40°C ～ 150°C
自由気流での周囲温度 (TA) –40°C ～ 125°C –40°C ～ 125°C
パッケージ オプション 256 ZEX
176 PTS
144 RFS
100 PZS		 144 RFS
100 PZS		 256 ZEX
176 PTS
144 RFS
100 PZS		 256 ZEX
176 PTS
144 RFS
100 PZS		 256 ZEX
176 PTS
144 RFS
100 PZS		 144 RFS
100 PZS		 176 PTS
144 RFS		 176 PTS
144 RFS		 176 PTS
144 RFS		 100 PZS 100 PZS 176 PTS
144 RFS		 176 PTS
144 RFS 100 PZS
T 温度コード 接合部温度 (TJ) – –40°C ～ 125°C
自由気流での周囲温度 (TA) – –40°C ～ 105°C
パッケージ オプション – 256 ZEX 256 ZEX 256 ZEX – – 256 ZEX 256 ZEX
(1) タイプの違いは、ペリフェラル モジュールの機能上の主要な相違を表します。同じペリフェラル タイプのデバイス間でも、モジュールの基本的な機能には影響しないわずかな違いがあることがあります。詳細については、『C2000 リアルタイム マイクロコントローラ ペリフェラル リファレンス ガイド』を参照してください。
(2) 144 ピン パッケージでは、EMIF と EtherCAT を同時に使用することはできません。
(3) 外部 VREG でのみサポート
(4) VREG は 100 ピン デバイスでサポートされていますが、電流の制限により、CPU は 100MHz で動作する必要があります。
(5) サンプル アンド ホールド ウィンドウの開始から、次の変換のサンプル アンド ホールド ウィンドウの開始までの時間。
(6) ソフトウェアやコード化処理による相互比較のようなソフトウェア ベースの安全メカニズムでは、当該メカニズムの実装と比較の品質はアプリケーション固有であり、ASIL D/SIL 3 までの安全性インテグリティ レベルを正当化するために、システム インテグレータが決定する必要があります。
(7) F29P58x および F29P32x GPN のモジュール シリアライゼーションは、常に最小値 (1) または文字 (A) で始まり、それに応じて増分されます。
(8) F29P329Sxx デバイスは開発中製品です (事前情報ではありません)。