実数または複素数のデシメーションを使用する場合、出力データをシリアル化して送信します。これにより、LVDS トランスミッタの使用個数が少なくなります。フレーム クロック (FCLK) は、サンプルの開始と停止を示します。データ ビットは、データ クロック (DCLK) の立ち上がりエッジおよび立ち下がりエッジでクロック出力されます。フレーム クロックは、DOUT0 に出力され、データ出力に使用できる LVDS レーン数は最大 15 です。出力インターフェイスのマッピングは、常にレーン DOUT15 で開始します。

実数デシメーションでは、1 つのバンドだけがサポートされます。

レーン数と出力データレートは、次のパラメータで計算できます。

• R: 出力分解能：16 ビット = 1、32 ビット = 2
• B：バンドの合計数
• C：実数または複素数のデシメーション：実数 = 1、複素数 = 2
• D：デシメーション係数
• FS：ADC サンプリング クロック周波数
• K = R x B x C
• L = 8 x K / D

L < 1 の場合、DCLK 出力分周器 (0x590、D1) をイネーブルにする必要があります。

SLVDS フレームの組み立ては、ADC によって自動的に実行され、ここに示す方式に従います。レーン DOUT0 から始まって、各チャネルの MSB を使用します。

以下に、4 つの異なる例について、フレームの組み立てと計算の詳細を示します。

事例 1：シングル バンド、1/8 の実数デシメーション、16 ビット出力分解能、FS = 500Msps

• K = 1 (R = 1、B = 1、C = 1)
• L = 8 x K / D = 8 x 1 / 8 = 1
• FCLK = FS / D = 500MSPS / 8 = 62.5MHz
• DCLK = 500MHz
• DOUT / レーン = 1Gbps

図 8-58 に、例 1 の SLVDS フレームの組み立てを示します。1 つのレーンを使用してデータを出力します。

事例 2：シングル バンド、1/128 の実数デシメーション、32 ビット出力分解能、FS = 500Msps

• K = 2 (R = 2、B = 1、C = 1)
• L = 8 x K / D = 8 x 2 / 128 = 1/8 => 1 レーンを使用。
• FCLK = FS / D = 500MSPS / 128 = 3.91MHz
• DCLK = 62.5MHz
• DOUT / レーン = 125Mbps

図 8-59 に、例 2 の SLVDS フレームの組み立てを示します。1 つのレーンを使用して 32 ビットを送信します。

事例 3：デュアル バンド、1/8 の複素数デシメーション、16 ビット出力分解能、FS = 500Msps

• K = 4 (R = 1、B = 2、C = 2)
• L = 8 x K / D = 8 x 4 / 8 = 4
• FCLK = FS / D = 500MSPS / 8 = 62.5MHz
• DCLK = 500MHz
• DOUT / レーン = 1Gbps

図 8-60 に、例 3 の SLVDS フレームの組み立てを示します。このフレームの組み立てでは、DOUT15 においてバンド 0 の 「I」サンプルの 4 MSB で始まります。各サンプルは 4 つのレーンに分散されます。

事例 4：デュアル バンド、1/256 の複素数デシメーション、32 ビット出力分解能、FS = 500Msps

• K = 8 (R = 2、B = 2、C = 2)
• L = 8 x K / D = 8 x 8 / 256 = 1/4 => 1 レーンを使用。
• FCLK = FS / D = 500MSPS / 256 = 1.95MHz
• DOUT/レーン = FS / D x 16 x K = 500 MSPS / 256 x 16 x 8 = 250Mbps
• DCLK = 125MHz

図 8-61 に、例 4 の SLVDS フレームの組み立てを示します。このフレームの組み立てでは、バンド 0 の 32 ビット「I」サンプルからバンド 1 の 32 ビット「Q」サンプルまでの DOUT15 のみを使用します。