JAJSVT9B December   2024  – June 2025 ADC3568 , ADC3569

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - 消費電力
    6. 6.6  電気的特性 - DC 仕様
    7. 6.7  電気的特性 - AC 仕様 (ADC3568 - 250MSPS)
    8. 6.8  電気的特性 - AC 仕様 (ADC3569 - 500MSPS)
    9. 6.9  タイミング要件
    10. 6.10 代表的特性、ADC3568
    11. 6.11 代表的特性、ADC3569
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 アナログ入力
        1. 8.3.1.1 ナイキスト ゾーン選択
        2. 8.3.1.2 アナログ フロント エンド設計
      2. 8.3.2 サンプリング クロック
      3. 8.3.3 複数チップの同期
        1. 8.3.3.1 SYSREF モニタ
      4. 8.3.4 タイムスタンプ
      5. 8.3.5 オーバーレンジ
      6. 8.3.6 外部電圧リファレンス
      7. 8.3.7 デジタル ゲイン
      8. 8.3.8 デシメーション フィルタ
        1. 8.3.8.1 特長あるデシメーション比
        2. 8.3.8.2 デシメーション フィルタ応答
        3. 8.3.8.3 デシメーション フィルタ構成
        4. 8.3.8.4 数値制御発振器 (NCO)
      9. 8.3.9 デジタル インターフェイス
        1. 8.3.9.1 パラレル LVDS (SDR) - デフォルト
        2. 8.3.9.2 パラレル LVDS (DDR)
        3. 8.3.9.3 デシメーション付き SLVDS
          1. 8.3.9.3.1 SLVDS - ステータス ビットの挿入
        4. 8.3.9.4 出力データ フォーマット
        5. 8.3.9.5 32 ビット出力分解能
        6. 8.3.9.6 出力スクランブラ
        7. 8.3.9.7 出力 MUX
        8. 8.3.9.8 テスト・パターン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 低レイテンシ モード
      2. 8.4.2 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 GPIO のプログラミング
      2. 8.5.2 レジスタ書き込み
      3. 8.5.3 レジスタ読み出し
      4. 8.5.4 デバイスのプログラミング
      5. 8.5.5 レジスタ マップ
      6. 8.5.6 レジスタの詳細説明
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 広帯域スペクトラム アナライザ
      2. 9.2.2 設計要件
        1. 9.2.2.1 入力信号パス
        2. 9.2.2.2 クロック供給
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 サンプリング クロック
      4. 9.2.4 アプリケーション特性の波形
      5. 9.2.5 初期化セットアップ
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.8 デシメーション フィルタ

ADC3568 と ADC3569 は、図 8-21 に示すように、最大 4 つのデジタル降圧コンバータを実現します。クロスポイント スイッチを SPI レジスタへの書き込みと組み合わせると、4 つの DDC のいずれかを接続できます。シングル バンド モード (1 DDC) では、/2～/32768 のデシメーションがサポートされています。4 DDC モードでは、表 8-5 に示すように、可能な最小のデシメーションは /8 です。実数 (シングル バンドのみ) および複素数のデシメーションがサポートされています。実数デシメーションでは、パスバンドは約 40% であり、複素数デシメーションでは、パスバンドは約 80% です (表 8-6 を参照)。

ADC3568 ADC3569 内蔵デジタル ダウン コンバータ図 8-21 内蔵デジタル ダウン コンバータ
表 8-5 さまざまなデシメーション フィルタの帯域オプションの概要
DDC の数最小デシメーション最大デシメーション
1/2/32768
2/4/32768
4/8/32768
表 8-6 複素数デシメーションおよび実数デシメーションと出力帯域幅との関係
デシメーション係数 (複素数)DDC ごとの複素数出力帯域幅DDC ごとの実数出力帯域幅
N0.8 x FS / N0.4 x FS / N

デシメーションは、<COMMON DECIMATION> SPI レジスタ (0x169、D3～D0) をセットすることでイネーブルになります。デフォルトでは、このレジスタは「実数」デシメーションに設定されています。「複素数」デシメーションは、レジスタ <COMPLEX EN> (0x162、D2) でイネーブルになります。