JAJSVT9B December   2024  – June 2025 ADC3568 , ADC3569

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - 消費電力
    6. 6.6  電気的特性 - DC 仕様
    7. 6.7  電気的特性 - AC 仕様 (ADC3568 - 250MSPS)
    8. 6.8  電気的特性 - AC 仕様 (ADC3569 - 500MSPS)
    9. 6.9  タイミング要件
    10. 6.10 代表的特性、ADC3568
    11. 6.11 代表的特性、ADC3569
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 アナログ入力
        1. 8.3.1.1 ナイキスト ゾーン選択
        2. 8.3.1.2 アナログ フロント エンド設計
      2. 8.3.2 サンプリング クロック
      3. 8.3.3 複数チップの同期
        1. 8.3.3.1 SYSREF モニタ
      4. 8.3.4 タイムスタンプ
      5. 8.3.5 オーバーレンジ
      6. 8.3.6 外部電圧リファレンス
      7. 8.3.7 デジタル ゲイン
      8. 8.3.8 デシメーション フィルタ
        1. 8.3.8.1 特長あるデシメーション比
        2. 8.3.8.2 デシメーション フィルタ応答
        3. 8.3.8.3 デシメーション フィルタ構成
        4. 8.3.8.4 数値制御発振器 (NCO)
      9. 8.3.9 デジタル インターフェイス
        1. 8.3.9.1 パラレル LVDS (SDR) - デフォルト
        2. 8.3.9.2 パラレル LVDS (DDR)
        3. 8.3.9.3 デシメーション付き SLVDS
          1. 8.3.9.3.1 SLVDS - ステータス ビットの挿入
        4. 8.3.9.4 出力データ フォーマット
        5. 8.3.9.5 32 ビット出力分解能
        6. 8.3.9.6 出力スクランブラ
        7. 8.3.9.7 出力 MUX
        8. 8.3.9.8 テスト・パターン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 低レイテンシ モード
      2. 8.4.2 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 GPIO のプログラミング
      2. 8.5.2 レジスタ書き込み
      3. 8.5.3 レジスタ読み出し
      4. 8.5.4 デバイスのプログラミング
      5. 8.5.5 レジスタ マップ
      6. 8.5.6 レジスタの詳細説明
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 広帯域スペクトラム アナライザ
      2. 9.2.2 設計要件
        1. 9.2.2.1 入力信号パス
        2. 9.2.2.2 クロック供給
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 サンプリング クロック
      4. 9.2.4 アプリケーション特性の波形
      5. 9.2.5 初期化セットアップ
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.2 サンプリング クロック

サンプリング クロック入力は、外部 AC 結合および終端を備えており、差動で駆動されるよう設計されています。この ADC には、図 8-8 に示すように、内部同相電圧バイアスがあります。

ADC3568 ADC3569 サンプリング クロック入力回路図 8-8 サンプリング クロック入力回路

内部サンプリング クロック パスは、残留位相ノイズへの影響が小さくなるように設計されています。サンプリング クロック回路には、最高の位相ノイズとジッタ性能を得るために、専用の低ノイズ電源が必要です。内部残留クロックの位相ノイズは、クロックの振幅にも影響を受けます。

表 8-1 に示すように、内部残留クロック ノイズは、位相ノイズと振幅ノイズという 2 つの成分で構成されます。位相ノイズは、入力周波数およびサンプリング レート (20*log(fIN/FS)) に応じてスケーリングされますが、振幅ノイズはスケーリングされません。

表 8-1 FS = 500MHz での位相ノイズと振幅ノイズ
周波数オフセット (MHz) 位相ノイズ (dbc/Hz) 振幅ノイズ (dbc/Hz)
0.001 -130 -129
0.01 -140 -139
0.1 -150 -149
1 -160 -159
3 -165 -164
10 -165 -164

図 8-9 および 図 8-10 に、3 つの異なる入力周波数での位相ノイズと振幅ノイズを示します。

ADC3568 ADC3569 位相ノイズの例図 8-9 位相ノイズの例
ADC3568 ADC3569 振幅ノイズの例図 8-10 振幅ノイズの例

内部クロックのノイズも、外部クロックの振幅に依存します。図 8-11～図 8-14 に、クロック振幅に対してさまざまな入力周波数で想定される AC 性能を示します。

ADC3568 ADC3569 AC とクロック振幅との関係
FS = 500MSPS、FIN = 100MHz、AIN = -1dBFS
図 8-11 AC とクロック振幅との関係
ADC3568 ADC3569 AC とクロック振幅との関係
FS = 250MSPS、FIN = 100MHz、AIN = -1dBFS
図 8-13 AC とクロック振幅との関係
ADC3568 ADC3569 AC とクロック振幅との関係
FS = 500MSPS、FIN = 400MHz、AIN = -1dBFS
図 8-12 AC とクロック振幅との関係
ADC3568 ADC3569 AC とクロック振幅との関係
FS = 250MSPS、FIN = 240MHz、AIN = -1dBFS
図 8-14 AC とクロック振幅との関係