JAJSVV4 データシート

JAJSVV4A December 2024 – May 2025 AM62D-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 概要
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 メインドメイン
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 メインドメイン
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 ECAP
    1. 5.3.5.1 メインドメイン
      1. 32
      2. 33
      3. 34
  7. 5.3.6 エミュレーションおよびデバッグ
    1. 5.3.6.1 メインドメイン
      1. 37
    2. 5.3.6.2 MCU ドメイン
      1. 39
  8. 5.3.7 EPWM
    1. 5.3.7.1 メインドメイン
      1. 42
      2. 43
      3. 44
      4. 45
  9. 5.3.8 EQEP
    1. 5.3.8.1 メインドメイン
      1. 48
      2. 49
      3. 50
  10. 5.3.9 GPIO
    1. 5.3.9.1 メインドメイン
      1. 53
      2. 54
    2. 5.3.9.2 MCU ドメイン
      1. 56
  11. 5.3.10 GPMC
    1. 5.3.10.1 メインドメイン
      1. 59
  12. 5.3.11 I2C
    1. 5.3.11.1 メインドメイン
      1. 62
      2. 63
      3. 64
      4. 65
    2. 5.3.11.2 MCU ドメイン
      1. 67
    3. 5.3.11.3 WKUP ドメイン
      1. 69
  13. 5.3.12 MCAN
    1. 5.3.12.1 メインドメイン
      1. 72
    2. 5.3.12.2 MCU ドメイン
      1. 74
      2. 75
  14. 5.3.13 MCASP
    1. 5.3.13.1 メインドメイン
      1. 78
      2. 79
      3. 80
  15. 5.3.14 MCSPI
    1. 5.3.14.1 メインドメイン
      1. 83
      2. 84
      3. 85
    2. 5.3.14.2 MCU ドメイン
      1. 87
      2. 88
  16. 5.3.15 MDIO
    1. 5.3.15.1 メインドメイン
      1. 91
  17. 5.3.16 MMC
    1. 5.3.16.1 メインドメイン
      1. 94
      2. 95
      3. 96
  18. 5.3.17 OSPI
    1. 5.3.17.1 メインドメイン
      1. 99
  19. 5.3.18 電源
    1. 101
  20. 5.3.19 予約済み
    1. 103
  21. 5.3.20 システム、その他
    1. 5.3.20.1 ブートモードの構成
      1. 5.3.20.1.1 メインドメイン
        
        107
    2. 5.3.20.2 クロック
      1. 5.3.20.2.1 MCU ドメイン
        
        110
      2. 5.3.20.2.2 WKUP ドメイン
        
        112
    3. 5.3.20.3 システム
      1. 5.3.20.3.1 メインドメイン
        
        115
      2. 5.3.20.3.2 MCU ドメイン
        
        117
      3. 5.3.20.3.3 WKUP ドメイン
        
        119
    4. 5.3.20.4 VMON
      1. 121
  22. 5.3.21 TIMER
    1. 5.3.21.1 メインドメイン
      1. 124
    2. 5.3.21.2 MCU ドメイン
      1. 126
    3. 5.3.21.3 WKUP ドメイン
      1. 128
  23. 5.3.22 UART
    1. 5.3.22.1 メインドメイン
      1. 131
      2. 132
      3. 133
      4. 134
      5. 135
      6. 136
      7. 137
    2. 5.3.22.2 MCU ドメイン
      1. 139
    3. 5.3.22.3 WKUP ドメイン
      1. 141
  24. 5.3.23 USB
    1. 5.3.23.1 メインドメイン
      1. 144
      2. 145
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報
1. 11.1 パッケージ情報

5.4 ピン接続要件

このセクションでは、特定の接続要件を持つパッケージボールと、未使用のパッケージボールの接続要件について説明します。

注:

特に記述のない限り、すべての電源ピンにはセクション 6.5 の「推奨動作条件」 で規定されている電圧を供給する必要があります。

注:

「未接続のまま」または「接続なし」(NC) は、これらのデバイスのボール番号にいかなる信号トレースも接続できないことを意味します。

表 5-70 接続要件

ANF ボール番号	ボール名	接続要件
B8 F15	MCU_ERRORn TRSTn	PCB 信号トレースが接続されていて、接続されたデバイスでアクティブに駆動されていない場合、これらのボールに関連付けられている入力が有効なロジック Low レベルに保持されるように、各ボールを個別の外付けプル抵抗を介して VSS に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルダウンを使用して有効なロジック Low レベルを保持できます。
C13 E10 C12 E19 A14 A16 B14	EMU0 EMU1 MCU_RESETz RESET_REQz TCK TDI TMS	PCB 信号トレースが接続されており、かつ接続されたデバイスによってアクティブに駆動されていない場合、これらのボールに関連付けられた入力が有効なロジック High レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源⁽¹⁾ に接続する必要があります。ボールに PCB 信号トレースが接続されていない場合、内部プルアップを使用して有効なロジック High レベルを保持できます。
E12 D9 D13 E13	MCU_I2C0_SCL MCU_I2C0_SDA WKUP_I2C0_SCL WKUP_I2C0_SDA	これらのボールに関連付けられた入力が、選択した信号機能に適した有効なロジック High または Low レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 ⁽¹⁾ または VSS に接続する必要があります。
N21 N20 N19 N18 N17 P18 P19 P21 P22 R19 R20 R22 T22 R21 T20 T21	GPMC0_AD0 GPMC0_AD1 GPMC0_AD2 GPMC0_AD3 GPMC0_AD4 GPMC0_AD5 GPMC0_AD6 GPMC0_AD7 GPMC0_AD8 GPMC0_AD9 GPMC0_AD10 GPMC0_AD11 GPMC0_AD12 GPMC0_AD13 GPMC0_AD14 GPMC0_AD15	目的のデバイスのブートモードを選択するため、これらのボールに関連付けられた入力が適切に有効なロジック High または Low レベルに保持されるように、これらの各ボールを個別の外付けプル抵抗を介して対応する電源 ⁽¹⁾ または VSS に接続する必要があります。
A2 AA1 AB2 B1 J7 K8 L7 M8 N7 P8 L8	VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR_C	DDRSS を使用しない場合は、各ボールを VSS に直接接続する必要があります。
N5 H7 M5 N2 M6 N6 J5 J2 J4 L4 J1 K5 K3 H2 L6 L2 K2 L5 M3 M2 K6 H3 P4 R7 H6 M1 L1 P3 P5 J6 N4 C2 F3 U1 W3 A5 B4 B6 D5 C5 C3 B2 A3 E2 F5 E6 G2 G6 G4 E4 D3 T6 T4 U5 R5 P2 R3 T2 U3 Y2 V2 V4 W5 Y4 AA3 AA5 AB4 D1 C1 G1 F1 R1 P1 W1 Y1 H5 N3 P6	DDR0_ACT_n DDR0_ALERT_n DDR0_CAS_n DDR0_PAR DDR0_RAS_n DDR0_WE_n DDR0_A0 DDR0_A1 DDR0_A2 DDR0_A3 DDR0_A4 DDR0_A5 DDR0_A6 DDR0_A7 DDR0_A8 DDR0_A9 DDR0_A10 DDR0_A11 DDR0_A12 DDR0_A13 DDR0_BA0 DDR0_BA1 DDR0_BG0 DDR0_BG1 DDR0_CAL0 DDR0_CK0 DDR0_CK0_n DDR0_CKE0 DDR0_CKE1 DDR0_CS0_n DDR0_CS1_n DDR0_DM0 DDR0_DM1 DDR0_DM2 DDR0_DM3 DDR0_DQ0 DDR0_DQ1 DDR0_DQ2 DDR0_DQ3 DDR0_DQ4 DDR0_DQ5 DDR0_DQ6 DDR0_DQ7 DDR0_DQ8 DDR0_DQ9 DDR0_DQ10 DDR0_DQ11 DDR0_DQ12 DDR0_DQ13 DDR0_DQ14 DDR0_DQ15 DDR0_DQ16 DDR0_DQ17 DDR0_DQ18 DDR0_DQ19 DDR0_DQ20 DDR0_DQ21 DDR0_DQ22 DDR0_DQ23 DDR0_DQ24 DDR0_DQ25 DDR0_DQ26 DDR0_DQ27 DDR0_DQ28 DDR0_DQ29 DDR0_DQ30 DDR0_DQ31 DDR0_DQS0 DDR0_DQS0_n DDR0_DQS1 DDR0_DQS1_n DDR0_DQS2 DDR0_DQS2_n DDR0_DQS2 DDR0_DQS2_n DDR0_ODT0 DDR0_ODT1 DDR0_RESET0_n	DDRSS を使用しない場合は、未接続のままにします。注：このリストの DDR0 ピンは、VDDS_DDR および VDDS_DDR_C が VSS に接続されている場合のみ未接続のままにできます。VDDS_DDR および VDDS_DDR_C を電源に接続する場合、『DDR 基板の設計およびレイアウトのガイドライン』の定義に従って DDR0 ピンを接続する必要があります。
T9 T10 U10	VDDA_CORE_USB VDDA_1P8_USB VDDA_3P3_USB	USB0 と USB1 はこれらの電源レールを共有するため、USB0 または USB1 を使用するときは、これらの各ボールを有効な電源に接続する必要があります。USB0 と USB1 を使用しない場合、これらのボールをそれぞれ VSS に直接接続する必要があります。
AA10 AA9 W10 V8 Y11 Y10 U7 V6	USB0_DM USB0_DP USB0_RCALIB USB0_VBUS USB1_DM USB1_DP USB1_RCALIB USB1_VBUS	USB0 または USB1 を使用しない場合は、それぞれの DM、DP、VBUS ボールを未接続のままにします。注：USB0_RCALIB および USB1_RCALIB ピンは、VDDA_CORE_USB、VDDA_1P8_USB、VDDA_3P3_USB が VSS に接続されている場合のみ未接続のままにできます。VDDA_CORE_USB、VDDA_1P8_USB、VDDA_3P3_USB を電源に接続する場合、USB0_RCALIB ピンと USB1_RCALIB ピンは、個別の適切な外付け抵抗を介して VSS に接続する必要があります。
T11 T12	VDDA_CORE_CSIRX0 VDDA_1P8_CSIRX0	CSIRX0 を使用せず、デバイスのバウンダリスキャン機能が必要な場合は、これらの各ボールを有効な電源に接続する必要があります。CSIRX0 を使用せず、デバイスのバウンダリスキャン機能が不要な場合は、これらのボールをそれぞれ VSS に直接接続することもできます。
AB14 AB13 W12 W13 Y13 Y14 AA13 AA12 AB11 AB10 V10	CSI0_RXCLKN CSI0_RXCLKP CSI0_RXN0 CSI0_RXP0 CSI0_RXN1 CSI0_RXP1 CSI0_RXN2 CSI0_RXP2 CSI0_RXN3 CSI0_RXP3 CSI0_RXRCALIB	CSIRX0 を使用しない場合は、未接続のままにします。
H12	VMON_VSYS	VMON_VSYS を使用しない場合、このボールを VSS に直接接続する必要があります。
F12	VMON_1P8_SOC	VMON_1P8_SOC を使用して SOC 電源レールの監視を行わない場合、このボールは 1.8V 電源レールに接続したままにする必要があります。
F9	VMON_3P3_SOC	VMON_3P3_SOC を使用して SOC 電源レールを監視しない場合、このボールは 3.3V 電源レールまたは VSS に直接接続したままにする必要があります。

(1) IO にどの電源が関連付けられているかを確認するには、「ピン属性」 表を参照してください。

注:

内部プル抵抗は駆動力が弱いため、動作条件によっては有効なロジックレベルを維持するのに十分な電流を供給できない場合があります。この状況は、逆のロジックレベルへのリークがある部品に接続されている場合や、内部抵抗によって有効なロジックレベルにプルされているだけのボールに接続された信号トレースに外部ノイズ源が結合した場合に発生することがあります。そのため、外付けプル抵抗を使って、ボールの有効なロジックレベルを保持することを推奨します。

デバイス IO の多くはデフォルトでオフになっているため、ソフトウェアで各 IO が初期化されるまで、接続されているすべてのデバイスの入力を有効なロジック状態に保持するために、外部プル抵抗が必要になる場合があります。構成可能なデバイス IO の状態は、「ピン属性」 表の「リセット時のボールの状態 (RX/TX/PULL)」と「リセット後のボールの状態 (RX/TX/PULL)」列に定義されています。入力バッファ (RX) がオフになっている IO は、フローティング状態にしても、本デバイスに損傷を与えません。ただし、入力バッファ (RX) がオンになっている IO は、V_ILSS と V_IHSS の間の電位にフローティングさせることはできません。入力をこれらのレベルの間の電位にフローティングさせた場合、入力バッファが大電流状態に入ることがあり、IO セルが損傷する可能性があります。