JAJSVV4A December   2024  – May 2025 AM62D-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 メイン ドメイン
          1.        17
          2.        18
          3.        19
          4.        20
      3. 5.3.2  CPTS
        1. 5.3.2.1 メイン ドメイン
          1.        23
      4. 5.3.3  CSI-2
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 メイン ドメイン
          1.        32
          2.        33
          3.        34
      7. 5.3.6  エミュレーションおよびデバッグ
        1. 5.3.6.1 メイン ドメイン
          1.        37
        2. 5.3.6.2 MCU ドメイン
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 メイン ドメイン
          1.        42
          2.        43
          3.        44
          4.        45
      9. 5.3.8  EQEP
        1. 5.3.8.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
      10. 5.3.9  GPIO
        1. 5.3.9.1 メイン ドメイン
          1.        53
          2.        54
        2. 5.3.9.2 MCU ドメイン
          1.        56
      11. 5.3.10 GPMC
        1. 5.3.10.1 メイン ドメイン
          1.        59
      12. 5.3.11 I2C
        1. 5.3.11.1 メイン ドメイン
          1.        62
          2.        63
          3.        64
          4.        65
        2. 5.3.11.2 MCU ドメイン
          1.        67
        3. 5.3.11.3 WKUP ドメイン
          1.        69
      13. 5.3.12 MCAN
        1. 5.3.12.1 メイン ドメイン
          1.        72
        2. 5.3.12.2 MCU ドメイン
          1.        74
          2.        75
      14. 5.3.13 MCASP
        1. 5.3.13.1 メイン ドメイン
          1.        78
          2.        79
          3.        80
      15. 5.3.14 MCSPI
        1. 5.3.14.1 メイン ドメイン
          1.        83
          2.        84
          3.        85
        2. 5.3.14.2 MCU ドメイン
          1.        87
          2.        88
      16. 5.3.15 MDIO
        1. 5.3.15.1 メイン ドメイン
          1.        91
      17. 5.3.16 MMC
        1. 5.3.16.1 メイン ドメイン
          1.        94
          2.        95
          3.        96
      18. 5.3.17 OSPI
        1. 5.3.17.1 メイン ドメイン
          1.        99
      19. 5.3.18 電源
        1.       101
      20. 5.3.19 予約済み
        1.       103
      21. 5.3.20 システム、その他
        1. 5.3.20.1 ブート モードの構成
          1. 5.3.20.1.1 メイン ドメイン
            1.         107
        2. 5.3.20.2 クロック
          1. 5.3.20.2.1 MCU ドメイン
            1.         110
          2. 5.3.20.2.2 WKUP ドメイン
            1.         112
        3. 5.3.20.3 システム
          1. 5.3.20.3.1 メイン ドメイン
            1.         115
          2. 5.3.20.3.2 MCU ドメイン
            1.         117
          3. 5.3.20.3.3 WKUP ドメイン
            1.         119
        4. 5.3.20.4 VMON
          1.        121
      22. 5.3.21 TIMER
        1. 5.3.21.1 メイン ドメイン
          1.        124
        2. 5.3.21.2 MCU ドメイン
          1.        126
        3. 5.3.21.3 WKUP ドメイン
          1.        128
      23. 5.3.22 UART
        1. 5.3.22.1 メイン ドメイン
          1.        131
          2.        132
          3.        133
          4.        134
          5.        135
          6.        136
          7.        137
        2. 5.3.22.2 MCU ドメイン
          1.        139
        3. 5.3.22.3 WKUP ドメイン
          1.        141
      24. 5.3.23 USB
        1. 5.3.23.1 メイン ドメイン
          1.        144
          2.        145
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 6.3  AEC-Q100 認定デバイスの ESD 定格
    4. 6.4  電源投入時間 (POH)
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
    7. 6.7  消費電力の概略
    8. 6.8  電気的特性
      1. 6.8.1 I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.8.2 フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.8.3 高周波発振器 (HFOSC) の電気的特性
      4. 6.8.4 低周波数発振器 (LFXOSC) の電気的特性
      5. 6.8.5 SDIO の電気的特性
      6. 6.8.6 LVCMOS の電気的特性
      7. 6.8.7 CSI-2 (D-PHY) の電気的特性
      8. 6.8.8 USB2PHY の電気的特性
      9. 6.8.9 DDR の電気的特性
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 ANF パッケージの熱抵抗特性
    11. 6.11 温度センサの特性
    12. 6.12 タイミングおよびスイッチング特性
      1. 6.12.1 タイミング パラメータおよび情報
      2. 6.12.2 電源要件
        1. 6.12.2.1 電源スルーレートの要件
        2. 6.12.2.2 電源シーケンス
          1. 6.12.2.2.1 パワーアップ シーケンシング
          2. 6.12.2.2.2 パワーダウン シーケンス
          3. 6.12.2.2.3 部分 IO 電源シーケンス
      3. 6.12.3 システムのタイミング
        1. 6.12.3.1 リセット タイミング
        2. 6.12.3.2 エラー信号タイミング
        3. 6.12.3.3 クロックのタイミング
      4. 6.12.4 クロック仕様
        1. 6.12.4.1 入力クロック / 発振器
          1. 6.12.4.1.1 MCU_OSC0 内部発振器クロック ソース
          2. 6.12.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 6.12.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 6.12.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.12.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.12.4.2 出力クロック
        3. 6.12.4.3 PLL
        4. 6.12.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.12.5 ペリフェラル
        1. 6.12.5.1  CPSW3G
          1. 6.12.5.1.1 CPSW3G MDIO のタイミング
          2. 6.12.5.1.2 CPSW3G RMII のタイミング
          3. 6.12.5.1.3 CPSW3G RGMII のタイミング
        2. 6.12.5.2  CPTS
        3. 6.12.5.3  CSI-2
        4. 6.12.5.4  DDRSS
        5. 6.12.5.5  ECAP
        6. 6.12.5.6  エミュレーションおよびデバッグ
          1. 6.12.5.6.1 トレース
          2. 6.12.5.6.2 JTAG
        7. 6.12.5.7  EPWM
        8. 6.12.5.8  EQEP
        9. 6.12.5.9  GPIO
        10. 6.12.5.10 GPMC
          1. 6.12.5.10.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.12.5.10.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.12.5.10.3 GPMC および NAND フラッシュ — 非同期モード
        11. 6.12.5.11 I2C
        12. 6.12.5.12 MCAN
        13. 6.12.5.13 MCASP
        14. 6.12.5.14 MCSPI
          1. 6.12.5.14.1 MCSPI — コントローラ モード
          2. 6.12.5.14.2 MCSPI — ペリフェラル モード
        15. 6.12.5.15 MMCSD
          1. 6.12.5.15.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.12.5.15.1.1  レガシー SDR モード
            2. 6.12.5.15.1.2  高速 SDR モード
            3. 6.12.5.15.1.3  高速 DDR モード
            4. 6.12.5.15.1.4  HS200 モード
            5. 6.12.5.15.1.5  デフォルト速度モード
            6. 6.12.5.15.1.6  高速モード
            7. 6.12.5.15.1.7  UHS–I SDR12 モード
            8. 6.12.5.15.1.8  UHS–I SDR25 モード
            9. 6.12.5.15.1.9  UHS–I SDR50 モード
            10. 6.12.5.15.1.10 UHS–I DDR50 モード
            11. 6.12.5.15.1.11 UHS–I SDR104 モード
          2. 6.12.5.15.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.12.5.15.2.1 デフォルト速度モード
            2. 6.12.5.15.2.2 高速モード
            3. 6.12.5.15.2.3 UHS–I SDR12 モード
            4. 6.12.5.15.2.4 UHS–I SDR25 モード
            5. 6.12.5.15.2.5 UHS–I SDR50 モード
            6. 6.12.5.15.2.6 UHS–I DDR50 モード
            7. 6.12.5.15.2.7 UHS–I SDR104 モード
        16. 6.12.5.16 OSPI
          1. 6.12.5.16.1 OSPI0 PHY モード
            1. 6.12.5.16.1.1 PHY データ トレーニング付き OSPI0
            2. 6.12.5.16.1.2 データ トレーニングなし OSPI0
              1. 6.12.5.16.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.12.5.16.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.12.5.16.2 OSPI0 タップ モード
            1. 6.12.5.16.2.1 OSPI0 タップ SDR のタイミング
            2. 6.12.5.16.2.2 OSPI0 タップ DDR のタイミング
        17. 6.12.5.17 タイマ
        18. 6.12.5.18 UART
        19. 6.12.5.19 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム
      2. 7.2.2 デバイス / パワー マネージャ
      3. 7.2.3 MCU Arm Cortex-R5F サブシステム
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 行列乗算アクセラレータ搭載 C7x256V DSP
    4. 7.4 その他のサブシステム
      1. 7.4.1 デュアル クロック コンパレータ (DCC)
      2. 7.4.2 データ移動サブシステム (DMSS：Data Movement Subsystem)
      3. 7.4.3 メモリの巡回冗長性検査(MCRC)
      4. 7.4.4 ペリフェラル DMA コントローラ (PDMA)
      5. 7.4.5 リアルタイム クロック (RTC)
    5. 7.5 ペリフェラル
      1. 7.5.1  ギガビット イーサネット スイッチ (CPSW3G)
      2. 7.5.2  カメラ シリアル インターフェイス レシーバ (CSI_RX_IF)
      3. 7.5.3  拡張キャプチャ (ECAP)
      4. 7.5.4  エラー特定モジュール (ELM)
      5. 7.5.5  拡張パルス幅変調 (EPWM)
      6. 7.5.6  エラー通知モジュール(ESM)
      7. 7.5.7  拡張直交エンコーダ パルス (eQEP)
      8. 7.5.8  汎用インターフェイス (GPIO)
      9. 7.5.9  汎用メモリ コントローラ (GPMC)
      10. 7.5.10 グローバル時間ベース カウンタ (GTC)
      11. 7.5.11 I2C (Inter-Integrated Circuit)
      12. 7.5.12 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      13. 7.5.13 マルチチャネル オーディオ シリアル ポート (MCASP)
      14. 7.5.14 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      15. 7.5.15 マルチメディア カード セキュア デジタル (MMCSD)
      16. 7.5.16 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      17. 7.5.17 タイマ
      18. 7.5.18 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      19. 7.5.19 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報
6.12.5.6.2 JTAG
表 6-49 JTAG のタイミング条件
パラメータ 最小値 最大値 単位
入力条件
SRI 入力スルーレート 0.5 2.0 V/ns
出力条件
CL 出力負荷容量 5 15 pF
PCB 接続要件
td(Trace Delay) 各パターンの伝搬遅延 83.5 1000(1) ps
td(Trace Mismatch Delay) すべてのパターンにわたる伝搬遅延の不整合 100 ps
(1) JTAG 信号トレースに関連する最大伝搬遅延は、最大 TCK 動作周波数に大きな影響を及ぼします。トレース遅延をこの値より大きくすることも可能ですが、追加のトレース遅延を考慮して TCK の動作周波数を下げる必要があります。
表 6-50 JTAG のタイミング要件 図 6-36 参照
番号 最小値 最大値 単位
J1 tc(TCK) 最小サイクル時間、TCK 40(1) ns
J2 tw(TCKH) 最小パルス幅、TCK High 0.4P(2) ns
J3 tw(TCKL) 最小パルス幅、TCK Low 0.4P(2) ns
J4 tsu(TDI-TCK) 最小入力セットアップ時間、TDI 有効から TCK High まで 2 ns
tsu(TMS-TCK) 最小入力セットアップ時間、TMS 有効から TCK High まで 2 ns
J5 th(TCK-TDI) 最小入力ホールド時間、TCK High から TDI 有効の間 3 ns
th(TCK-TMS) 最小入力ホールド時間、TCK High から TMS 有効の間 3 ns
(1) 最大 TCK 動作周波数は、接続されているデバッガについて、以下のタイミング要件とスイッチング特性を想定しています。デバッガがこれらの前提のいずれかを上回る場合、適切なタイミング マージンを確保するために、TCK の動作周波数を下げる必要があります。
  • 最小 TDO セットアップ時間は、TCK の立ち上がりエッジに対して 2ns
  • TCK の立ち下がりエッジに対して -12.9ns～13.9ns の範囲の TDI および TMS 出力遅延
(2) P = TCK サイクル時間 (ns 単位)
表 6-51 JTAG スイッチング特性 図 6-36 参照
番号 パラメータ 最小値 最大値 単位
J6 td(TCKL-TDOI) 最小遅延時間、TCK Low から TDO 無効まで 0 ns
J7 td(TCKL-TDOV) 最大遅延時間、TCK Low から TDO 有効まで 12 ns
AM62D-Q1 JTAG のタイミング要件およびスイッチング特性図 6-36 JTAG のタイミング要件およびスイッチング特性