JAJSW60A March 2025 – August 2025 DRV8263-Q1
PRODUCTION DATA
7.3.3.3 ITRIP レギュレーション
このデバイスは、オプションとして、固定 TOFF 時間方式による内部負荷電流レギュレーション機能を備えています。その方法としては、ITRIP 設定で決まる基準電圧と IPROPI ピンの電圧を比較します。TOFF 時間は、HW バリアントの場合は 30µsec に固定されています。TOFF 時間は、SPI バリアントの場合は CONFIG3 レジスタの TOFF ビットを使用して、20～50µsec の範囲で設定できます。
ITRIP レギュレーションが有効に設定されている場合、HS FET がイネーブルされて電流センシングが可能なときのみ動作します。このシナリオでは、IPROPI ピンの電圧が ITRIP 設定で決まる基準電圧を超えた場合、内部電流レギュレーション ループによって強制的に以下の動作が行われます。
- PH/EN または PWM モードでは、固定 TOFF 時間だけ OUT1 = H、OUT2 = H (ハイサイド還流)
- サイクルスキップ：最小デューティ サイクルの制限により (特に、低いスルーレート設定で高い VM の場合)、ITRIP レギュレーションがあっても負荷電流が増加し続けます。この電流増加を回避するため、サイクル スキップ方式が実装されています。TOFF 時間経過時点で、IOUT が ITRIP よりも大きい場合には、さらに TOFF 時間だけ還流時間が延長されます。この還流時間の追加は、TOFF 期間の終了時に IOUT 検出値が ITRIPよりも小さくなるまで継続されます。
- 独立モードでは、 OUTx = H の場合、固定 TOFF 時間だけ OUTx = L に切り替わります。それ以外の場合、OUTx に変化はありません。
図 7-3 ITRIP の実装電流制限は、次の式で設定されます。
図 7-4 固定 TOFF の ITRIP 電流レギュレーションITRIP コンパレータ出力 (ITRIP_CMP) は、負荷容量からの電流スパイクによるコンパレータ出力の誤トリガを回避するため、出力スルーイング中は無視されます。また、ローサイド還流から移行する場合は、ITRIP コンパレータの出力が有効になる前にセンス ループが安定するように、追加のブランキング時間 tBLANK が必要です。
HW バリアントでは、ITRIP に 6 レベルの設定があります。SPI バリアントでは、さらに 2 つの設定があります。これを以下の表にまとめます。
| ITRIP ピン | S_ITRIP レジスタ ビット | VITRIP [V] |
|---|---|---|
| RLVL1 | 000b | レギュレーション無効 |
| RLVL2 | 001b | 1.2 |
| 該当なし | 010b | 1.44 |
| 該当なし | 011b | 1.67 |
| RLVL3 | 100b | 2.00 |
| RLVL4 | 101b | 2.34 |
| RLVL5 | 110b | 2.67 |
| RLVL6 | 111b | 3.00 |
HW バリアントでは、ITRIP ピンの変更は透過的で、変更はただちに反映されます。
SPI バリアントでは、SPI 通信が利用可能なときに S_ITRIP ビットに書き込むことによって、いつでも ITRIP 設定を変更できます。この変更は、デバイスの動作にただちに反映されます。
SPI バリアントのみ - ITRIP レギュレーション レベルに達すると、STATUS1 レジスタの ITRIP_CMP ビットがセットされます。nFAULT ピンでの通知はありません。このビットは、CLR_FLT コマンドによってクリアできます。